KR950021495A - 전하저장전극 형성방법 - Google Patents
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Abstract
본 발명은 도핑된 실리콘과 도핑되지 않은 실리콘을 열처리하면 식각 초기에 도핑된 실리콘은 식각이 일어나는 도핑되지 않은 실리콘은 식각되지 않은 성질을 이용하여, 열처리와 식각을 반복함으로써 도핑된 실리콘과 도핑되지 않은 실리콘의 요철 형상을 극대화 시키는 전하 저장 전극 형성 방법에 관한 것으로, 표면적이 극대화된 전하저장전극을 얻어 소자의 케패시터 용량을 확보하는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2E도는 본 발명의 일실시예에 따른 전하저장전극 형성 공정도,
제3도는 질산, 초산, 불산, 순수 (Dl wafer)로 이루어진 습식식각 용액에서의 도핑된 실리콘과 도핑되지 않은 실리콘의 식각률을 나타내는 그래프.
Claims (2)
- 일반적인 MOS구조를 갖으며 예정된 부위에 전하저장전극콘택 홀(210)이 형성된 웨이퍼 상에 전하저장전극을 형성하는 반도체 소자의 전하저장전극 형성 방법에 있어서, 불순물이 도핑된 비정질 실리콘막(211.213,215, 217)과 도핑되지 않은 비정질 실리콘막(212,214,216,218)을 번갈아가면서 다수번 반복하여 형성하는 제1단계, 전하저장전극 마스크를 사용하여 소정부위의 상기 비정질 실리콘막 (211 내지 218)을 상부층부터 차례로 식각하는 제2단계, 도핑된 비정질 실리콘막(211,213,215,217)의 도핑 원자들을 활성화하고 상기 비정질 실리콘막(211 내지 218)의 노출된 표면에 산화막(219)을 형성하기 위하여 웨이퍼를 질소와 산소분위기에서 열처리하는 제3단계, 질산, 초산, 불산, 순수(Dl wafer)으로된 습식식각 용액에서 예정된 시간동안 웨이퍼를 습식식각하는 제4단계, 상기 제3단계 및 제4단계를 순서적으로 다수번 반복실시하는 제5단계, 상기 실리콘막(211내지 218)내에서 도핑된 불순물의 확산이 이루어져 전체적인 전하저장전극을 전기적으로 활성화 시키기 위하여 웨이퍼를 열처리하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전하저장전극 형성 방법,
- 제1항에 있어서, 상기 제4단계의 습식식각은 도핑된 실리콘막 (211,213,215,217)은 식각되되 도핑되지 않은 실리콘은 식각되지 않는 시간내에서 이루어지는 것을 특징으로 하는 전하저장전극 형성 방법※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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