KR950010086A - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

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Abstract

하부 전극과, 상부 전극 및 상기 하부 및 상부 전극간에 배열되는 유전체막으로 구성되는 캐패시터를 갖는 반도체 장치 제조 방법에서, 불순물로서 V족 원소를 함유하는 폴리실리콘막이 형성된다. 상기 폴리실리콘막의 표면상에 불균일한 부분을 형성하는 제1에칭 단계가 수행된다. 상기 폴리실리콘막의 표면상에 불균일한 부분을 형성하는 제2에칭 단계가 수행된다. 제2에칭 단계를 불순물 농도 의존성이 상기 제1에칭 단계의 에칭 속도의 불순물 농도 의존성과 서로다른 에칭 속도를 갖으므로써, 폴리실리콘막의 표면상에 불균일한 부분을 형성한다.

Description

반도체 장치 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예를 따른 메모리셀을 도시한 단면도.
제2A도 내지 제2C도는 본 발명의 실시예를 따라서 하부 전극을 불균일하게 만드는 단계를 도시한 단면도.

Claims (9)

  1. 하부 전극과, 상부 전극 및 상기 하부 및 상부 전극간에 배열되는 유전체막으로 구성되는 캐패시터를 갖는 반도체 장치 제조 방법에 있어서, 상기 하부전극은; 불순물로서 V족 원소를 함유하는 폴리실리콘막이 형성하는 단계와, 상기 폴리실리콘막의 표면상에 불균일한 부분을 형성하고 제1에칭 단계와, 상기 폴리실리콘막의 표면상에 불균일한 부분을 형성하고 불순물 농도 의존성이 상기 제1에칭 단게의 에칭 속도의 불순물 농도 의존성이 상기 제1에칭 단계의 에칭 속도의 불순물 농도 의존성과 서로다른 에칭 속도를 갖는 제2에칭 단계를 구비하므로써, 상기 폴리실리콘막상에 불균일한 부분을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제1에칭 단계에서 사용되는 에칭 매체는 불순물 농도 의존성이 상기 제2에칭 단계에서 사용되는 에칭 매체의 불순물 농도 의존성보다 큰 에칭 속도를 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 제1 및 제2에칭 단계에서 사용되는 에칭 매체는 액체인 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 제1 및 제2에칭 단계에서 사용되는 에칭 매체는 기체인 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 제1에칭 단계는 인산을 함유하는 매체에 상기 폴리실리콘막을 노출시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 제1에칭 단계는 불화수소산과, 질산 및 빙초산의 혼합 용액에서 상기 폴리실리콘막을 노출시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제1항에 있어서, 상기 제2에칭 단계는 암모니아 및 불화수소 과산화수소를 함유하는 용액에 상기 폴리실리콘막을 노출시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제1항에 있어서, 상기 제2에칭 단계는 차후에 상기 하부 전극으로서 2작용하는 상기 폴리실리콘의 표면을 산화하는 단계와 불화수소산을 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제7항에 있어서, 상기 제2에칭 단계 공정이 수행한 후, 상기 표면 산화막을 제거하고 암모니아 분위기에서 급속 열 질화를 수행하고 나서 상기 캐패시터의 절연막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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