KR0161844B1 - 선택적 산화를 이용한 폴리실리콘의 식각방법 - Google Patents

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Abstract

본 발명은 선택적 산화를 이용한 폴리실리콘의 식각방법에 관한 것으로 기판위에 필드산화막을 형성하고 그 위에 n+가 도핑된 폴리실리콘과 n+가 도핑안된 폴리실리콘을 형성하는 공정과, 상기 n+가 도핑된 폴리실리콘 위에 H2/O2기체분위기에서 산화막을 형성하며 n+가 도핑안된 폴리실리콘 위에는 얇은 산화막이 형성되게 하는 공정과, P/R을 사용하여 정렬 및 노광후 n+가 도핑되지 않은 폴리실리콘 위의 산화막을 식각하는 공정과, 상기 n+가 도핑안된 폴리실리콘만 1/2 식각하는 공정과, 상기 N+가 도핑된 폴리실리콘 위의 산화막을 식각하는 공정과, 상기 P/R을 마스크로하여 두개의 폴리실리콘을 식각하여 선폭 L1과 L2가 같게하는 공정을 차례로 실시하여서 이루어진다.

Description

선택적 산화를 이용한 폴리실리콘의 식각방법
제1도는 종래 SRAM 단위 셀 회로도.
제2도는 종래 고부하폴리실리콘의 저항 구조도.
제3도는 종래의 공정 단면도.
제4도는 본 발명의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 필드산화막
3 : N+가 도핑된 폴리실리콘 4 : N+가 도핑되지 않은 폴리실리콘
5,7 : 산화막 6 : P/R
본 발명은 선택적 산화를 이용한 폴리실리콘의 식각방법에 관한 것으로 특히 고집적 SRAM 셀의 부하저항을 얻기에 적당하도록 한 것이다.
종래 SRAM의 단위 셀은 제1도와 같이 부하저항을 구성하는 저항(R1)(R2)이 불순물이 주입되지 않은 순수 폴리실리콘으로 되어 있으며 이 부분의 단면도를 나타낸 것이 제2도이다.
제3도는 부하저항을 형성하는 방법을 나타낸 것으로 먼저, (a)와 같이 실리콘기판(10)위에 필드산화막(11)을 형성하고 그 위에 n+가 도핑된 폴리실리콘(12)과 n+가 도핑되지 않은 폴리실리콘(13)을 형성한후 (b)와 같이 P/R(14)을 사용하여 정렬 및 노광방식에 의해 (c)와 같이 두가지 폴리실리콘(12)(13)을 폴라즈마 식각으로 한번에 식각하였다.
그러나, 종래에는 두가지 폴리실리콘의 식각속도 차이에 의해 n+가 도핑된 폴리실리콘(12)의 선폭(L1)이 n+가 도핑되지 않은 폴리실리콘(13)의 선폭(L2)에 비해 상대적으로 작아져 이를 보상하기 위해 정밀 콘트롤을 해야하므로 공정이 어려워지고, 초고집적 셀 얻고자 할때 면적이 커져 칩의 원자를 상승시키게 되는 결점이 있었다.
본 발명은 이와같은 종래의 결점을 해결하기 위한 것으로 n+가 도핑된 폴리실리콘과 n+가 도핑되지 않은 폴리실리콘의 산화속도 차이를 이용한 선택적 산화를 적용시켜 그 산화막 두께 차이를 이용하여 순수 폴리실리콘을 2단계로 나누어 식각하므로써 결국 게이트 전극을 형성하는 n+가 도핑된 폴리실리콘과 고부하 저항을 형성하는 n+가 도핑되지 않은 폴리실리콘의 전폭을 동일한 크기로 공정할수 있게 하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제4도에 의하여 상술하면 다음과 같다.
먼저 (a)와 같이 기판(1)위에 필드산화막(2)을 형성하고 그 위에 n+가 도핑된 폴리실리콘(3)과 n+가 도핑되지 않은 폴리실리콘(4)을 형성한다.
그리고 (b)와 같이 n+가 도핑된 폴리실리콘(3)위에 H2/O2기체 분위기에서 산화를 시키면 상대적으로 n+가 도핑되지 않은 폴리실리콘(4)위에는 아주 얇은 산화막(5)이 형성된다.
다음에, (c)와 같이 P/R(6)을 사용하여 정렬 및 노광을 시키고 (d)와 같이 n+가 도핑되지 않은 폴리실리콘(4)위의 산화막(5)을 식각하여 폴리실리콘(4)이 노출되게 한다.
이어서 (e)와 같이 두가지 폴리실리콘(3)(4)의 식각속도를 고려하여 n+가 도핑된 폴리실리콘(3)위의 산화막(7)을 마스크로 하여 n+가 도핑안된 폴리실리콘(4)만 1/2정도 식각한다.
그리고, (f)와 같이 P/R(6)을 마스크로하여 n+가 도핑된 폴리실리콘(3)위의 산화막(7)을 식각한후 (g)와 같이 폴리실리콘(3)(4)을 식각하면 이들 폴리실리콘(3)(4)의 선폭(L1)(L2)은 최초 설계시와 같이 동일한 값으로 조절할수가 있다.
이상에서 설명한 바와같은 본 발명에 의하면 게이트 전극으로 사용되는 n+가 도핑된 폴리실리콘(3)과 고부하 저항으로 사용되는 n+가 도핑되지 않은 폴(4)의 고정능력 향상으로 셀 면적 감소 및 수율향상을 얻을 수 있더 고집적 소자의 개발이 용이함은 물론 원가를 절감할수 있는 효과가 있다.

Claims (1)

  1. 기판(1)위에 필드산화막(2)을 형성하고 그 위에 n+가 도핑된 폴리실리콘과 n+가 도핑안된 폴리실리콘(4)을 형성하는 공정과, 상기 n+가 도핑된 폴리실리콘 위에 H2/O2기체분위기에서 산화막을 형성하며 n+가 도핑안된 폴리실리콘 위에는 얇은 산화막이 형성되게 하는 공정과, P/R을 사용하여 정렬 및 노광후 n+가 도핑되지 않은 폴리실리콘 위의 산화막을 식각하는 공정과, 상기 n+가 도핑안된 폴리실리콘만 1/2 식각하는 공정과, 상기 N+가 도핑된 폴리실리콘 위의 산화막을 식각하는 공정과, 상기 P/R을 마스크로하여 두개의 폴리실리콘을 식각하여 선폭 L1과 L2가 같게하는 공정을 차례로 실시함을 특징으로 하는 선택적 산화를 이용한 폴리실리콘의 식각방법.
KR1019900020945A 1990-12-18 1990-12-18 선택적 산화를 이용한 폴리실리콘의 식각방법 KR0161844B1 (ko)

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