JPS593866B2 - ハンドウタイソウチノセイゾウホウホウ - Google Patents
ハンドウタイソウチノセイゾウホウホウInfo
- Publication number
- JPS593866B2 JPS593866B2 JP50039342A JP3934275A JPS593866B2 JP S593866 B2 JPS593866 B2 JP S593866B2 JP 50039342 A JP50039342 A JP 50039342A JP 3934275 A JP3934275 A JP 3934275A JP S593866 B2 JPS593866 B2 JP S593866B2
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- JP
- Japan
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- base
- emitter
- insulating film
- emitter region
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にエミッタ領域直下
のベース領域の抵抗の変化を利用した半導体装置の製造
方法に関するものである。
のベース領域の抵抗の変化を利用した半導体装置の製造
方法に関するものである。
１５通常のバイポーラ・トランジスタは、エミッタ又は
ベースに入力信号が加えられて出力電流が制御される３
端子素子であシ、コレクタ領域にベース領域が形成され
、そのベース領域にエミッタ領域が形成されているもの
である。
ベースに入力信号が加えられて出力電流が制御される３
端子素子であシ、コレクタ領域にベース領域が形成され
、そのベース領域にエミッタ領域が形成されているもの
である。
このようなバイ２０ボーラ・トランジスタに対して、エ
ミッタ領域の両側のベース領域に第１及び第２のベース
電極を設けて、エミッタ領域とコレクタ領域との間に流
れる電流によシ、エミッタ領域直下のベース領域の抵抗
を制御し、第１及び第２のベース電極間の２５抵抗制御
を行なう半導体装置を提案し九この半導体装置は、例え
ば第１図に示すように、ｎｐｎ構造の場合、端子１、２
間に電圧を印加して電流ＩＥを流したとすると、コレク
タ領域であるｎ−傾城の抵抗ｒｃによる電圧降下によＶ
）ｎ一領域と３０ベース領域であるｐ領域との間の逆バ
イアスが小さくなシ、又ｐ領域とエミッタ領域であるｎ
＋領域との間の順バイアスが大きくなるので、斜線を施
した空乏層が小さくなつて、結果的には祉領域直下のｐ
領域が広くなる。又祉領域直下のｐ領域に３５はぜ領域
から注入された電子数と同数の正孔が発生して導電率が
増大することになる。このような現象によシ電流ＩＥを
流すと絨領域直下のｐ領域；唱ハーの抵抗Ｒｂが小さく
なる。
ミッタ領域の両側のベース領域に第１及び第２のベース
電極を設けて、エミッタ領域とコレクタ領域との間に流
れる電流によシ、エミッタ領域直下のベース領域の抵抗
を制御し、第１及び第２のベース電極間の２５抵抗制御
を行なう半導体装置を提案し九この半導体装置は、例え
ば第１図に示すように、ｎｐｎ構造の場合、端子１、２
間に電圧を印加して電流ＩＥを流したとすると、コレク
タ領域であるｎ−傾城の抵抗ｒｃによる電圧降下によＶ
）ｎ一領域と３０ベース領域であるｐ領域との間の逆バ
イアスが小さくなシ、又ｐ領域とエミッタ領域であるｎ
＋領域との間の順バイアスが大きくなるので、斜線を施
した空乏層が小さくなつて、結果的には祉領域直下のｐ
領域が広くなる。又祉領域直下のｐ領域に３５はぜ領域
から注入された電子数と同数の正孔が発生して導電率が
増大することになる。このような現象によシ電流ＩＥを
流すと絨領域直下のｐ領域；唱ハーの抵抗Ｒｂが小さく
なる。
従つて帖領域の両側のｐ領域に接続した端子３，４間の
抵抗Ｒｂは、電流１Ｅにより制御されることになる。第
２図は前述の半導体装置の概略構造説明図であり１同図
ａは上面図、同図ｂは同図Ａｆ）Ａ−Ｒ線に沿つた断面
図、同図ｃは同図Ａｆ）Ｂ−Ｆ線に沿つた断面図である
。
抵抗Ｒｂは、電流１Ｅにより制御されることになる。第
２図は前述の半導体装置の概略構造説明図であり１同図
ａは上面図、同図ｂは同図Ａｆ）Ａ−Ｒ線に沿つた断面
図、同図ｃは同図Ａｆ）Ｂ−Ｆ線に沿つた断面図である
。
従来のバイポーラ・トランジスタと大きく相違する点は
、エミツタ領域である１領域によジベース領域であるｐ
領域が２分され、第１及び第２のベース・コンタクト領
域ＢＣｌ，ＢＣ２に設けた電極間に流れる電流が枯領域
の直下のみを通る構成としなければならないことであり
１従つて辻領域のＡ−Ｘ線に沿つた長さは、ｐ領域のＡ
−八線に沿つた長さとほぼ同じ程度のものとし、＾域の
両端に於けるｐ領域の抵抗を、少なくとも＾域直下のｐ
領域の抵抗以上になるように構成するものである。第３
図は応用回路例を示すもので、Ｑ１は前述の半導体装置
を示し、Ｒｂは前述の帖領域直下のｐ領域の抵抗を示す
ものである。
、エミツタ領域である１領域によジベース領域であるｐ
領域が２分され、第１及び第２のベース・コンタクト領
域ＢＣｌ，ＢＣ２に設けた電極間に流れる電流が枯領域
の直下のみを通る構成としなければならないことであり
１従つて辻領域のＡ−Ｘ線に沿つた長さは、ｐ領域のＡ
−八線に沿つた長さとほぼ同じ程度のものとし、＾域の
両端に於けるｐ領域の抵抗を、少なくとも＾域直下のｐ
領域の抵抗以上になるように構成するものである。第３
図は応用回路例を示すもので、Ｑ１は前述の半導体装置
を示し、Ｒｂは前述の帖領域直下のｐ領域の抵抗を示す
ものである。
即ちコレクタとエミツタと２個のベースとの４端子素子
である。又Ｑ２は通常のバイボーラ・トランジスタ、Ｉ
Ｎは入力端子、０ＵＴは出力端子、−ＶＥＥは電源端子
である。入力端子１ＮＩＩＣ″０Ｖの信号即ち低レベル
の信号が加えられると、半導体装置Ｑ１のコレクタ領域
とエミツタ領域との間に電流が流れることになう、前述
の如くその電流によジ抵抗Ｒｂが小さくなるので、トラ
ンジスタＱ２のベース電位が高くなつて出力端子０ＵＴ
のレベルが高くなジ、０ビの出力となる。反対に入力端
子１Ｎ１ｆＣ″ビの信号即ち高レベルの信号が加えられ
ると、半導体装置Ｑ１のエミツタ電位が高くなるので電
流が流れなくなｂ１それによつて抵抗Ｒｂが大きくなる
からトランジスタＱ２のベース電位が低くなつて出力端
子０ＵＴのレベルは低く、“０”の出力となる。
である。又Ｑ２は通常のバイボーラ・トランジスタ、Ｉ
Ｎは入力端子、０ＵＴは出力端子、−ＶＥＥは電源端子
である。入力端子１ＮＩＩＣ″０Ｖの信号即ち低レベル
の信号が加えられると、半導体装置Ｑ１のコレクタ領域
とエミツタ領域との間に電流が流れることになう、前述
の如くその電流によジ抵抗Ｒｂが小さくなるので、トラ
ンジスタＱ２のベース電位が高くなつて出力端子０ＵＴ
のレベルが高くなジ、０ビの出力となる。反対に入力端
子１Ｎ１ｆＣ″ビの信号即ち高レベルの信号が加えられ
ると、半導体装置Ｑ１のエミツタ電位が高くなるので電
流が流れなくなｂ１それによつて抵抗Ｒｂが大きくなる
からトランジスタＱ２のベース電位が低くなつて出力端
子０ＵＴのレベルは低く、“０”の出力となる。
即ち一種の反転回路として動作することになる。なお前
述の半導体装置はＮｐｎ構造として説明しているが、Ｐ
ｎｐ構造とすることも勿論可能である。前述の如く、コ
レクタ領域とエミツタ領域との間に流れる電流によう、
エミツタ領域直下のベース領域の抵抗を制御するもので
あるから、第２図ａに示すように、エミツタ領域の両端
に於けるベース領域の幅を狭くして、エミツタ領域直下
のベース領域の抵抗変化が、ベース領域に接続した第１
及び第２の端子間の抵抗変化となるようにしなければな
らない。
述の半導体装置はＮｐｎ構造として説明しているが、Ｐ
ｎｐ構造とすることも勿論可能である。前述の如く、コ
レクタ領域とエミツタ領域との間に流れる電流によう、
エミツタ領域直下のベース領域の抵抗を制御するもので
あるから、第２図ａに示すように、エミツタ領域の両端
に於けるベース領域の幅を狭くして、エミツタ領域直下
のベース領域の抵抗変化が、ベース領域に接続した第１
及び第２の端子間の抵抗変化となるようにしなければな
らない。
即ちベース領域に対するエミツタ領域の位置合せが正確
であることが一層要求されることになる。本発明は前述
の如き半導体装置を容易に製造し得る方法を提供するこ
とを目的とするものである。
であることが一層要求されることになる。本発明は前述
の如き半導体装置を容易に製造し得る方法を提供するこ
とを目的とするものである。
その目的を達成する為、本発明の半導体装置の製造方法
は、エミツタ領域によりベース領域表面が２分され、エ
ミツタ領域とコレクタ領域との間に流れる電流によりエ
ミツタ領域直下のベース領域の抵抗が制御されることを
利用した半導体装置の製造方法に於いて、半導体基板上
の絶縁膜にベース領域形成用の窓を形成すると共に、該
窓を２分するように、前記絶縁膜とエツチング速度又は
エツチング液が異なる絶縁膜のパターンを、該パターン
の両端が前記絶縁膜上又は下に存在するように形成し、
前記窓から第１及び第２のベース領域を形成し、次に前
記絶縁膜のパターンを除去した窓から第３のベース領域
を形成し、該第３のベース領域内にエミツタ領域を形成
する工程を含むことを特徴とするものであジ、以下実施
例について詳細に説明する。第４図〜第１１図は本発明
の実施例の工程説明図であわ、第４図に示すように一導
電型を有するシリコン（Ｓｉ）等の半導体基板１０上の
ＳｉＯ２等の絶縁膜１１にベース領域を形成する大きさ
の窓１２を形成する。
は、エミツタ領域によりベース領域表面が２分され、エ
ミツタ領域とコレクタ領域との間に流れる電流によりエ
ミツタ領域直下のベース領域の抵抗が制御されることを
利用した半導体装置の製造方法に於いて、半導体基板上
の絶縁膜にベース領域形成用の窓を形成すると共に、該
窓を２分するように、前記絶縁膜とエツチング速度又は
エツチング液が異なる絶縁膜のパターンを、該パターン
の両端が前記絶縁膜上又は下に存在するように形成し、
前記窓から第１及び第２のベース領域を形成し、次に前
記絶縁膜のパターンを除去した窓から第３のベース領域
を形成し、該第３のベース領域内にエミツタ領域を形成
する工程を含むことを特徴とするものであジ、以下実施
例について詳細に説明する。第４図〜第１１図は本発明
の実施例の工程説明図であわ、第４図に示すように一導
電型を有するシリコン（Ｓｉ）等の半導体基板１０上の
ＳｉＯ２等の絶縁膜１１にベース領域を形成する大きさ
の窓１２を形成する。
次に第５図に示すように、Ｓｉ３Ｎ４膜１３及びＳ１０
２膜１４をそれぞれ５００〜２０００ＣＡ〕の厚さに化
学気相成長法（ＣＶＤ法）等により全面に形成する。
２膜１４をそれぞれ５００〜２０００ＣＡ〕の厚さに化
学気相成長法（ＣＶＤ法）等により全面に形成する。
次に第６図及び第７図に示すように、Ｓｉ３Ｎ４膜１３
及びＳｉＯ２膜１４をフオト・エツチング技術によりパ
ターニングし、窓１２の部分が２分されるように、窓１
５ａ，１５ｂを形成する。
及びＳｉＯ２膜１４をフオト・エツチング技術によりパ
ターニングし、窓１２の部分が２分されるように、窓１
５ａ，１５ｂを形成する。
なおＳｉ３Ｎ４膜１３及びＳｉＯ２膜１４のパターンの
両端が一部絶縁膜１１上に残存するようにパターニング
するものである。又このパターンを先に形成した後、絶
縁膜１１を形成して窓１５ａ，１５ｂを形成することも
できる。次に第８図に示すように、窓１５ａ，１５ｂか
ら半導体基板１０とは反対導電型の不純物のデボジツト
（付着）並びにドライブイン（導入）工程による拡散を
行なつて第１及び第２のベース領域１６ａ．１６ｂを形
成する。
両端が一部絶縁膜１１上に残存するようにパターニング
するものである。又このパターンを先に形成した後、絶
縁膜１１を形成して窓１５ａ，１５ｂを形成することも
できる。次に第８図に示すように、窓１５ａ，１５ｂか
ら半導体基板１０とは反対導電型の不純物のデボジツト
（付着）並びにドライブイン（導入）工程による拡散を
行なつて第１及び第２のベース領域１６ａ．１６ｂを形
成する。
従つてドライブイン工程によジ窓１５ａ，１５ｂの部分
にＳｉＯ２の絶縁膜が形成される。次に第９図に示すよ
うに、ＳｉＯ２膜１４を弗酸系、Ｓｉ３Ｎ４膜１３を熱
燐酸等のエツチング液で除去して窓１７を形成し、この
窓１７から第３のベース領域１６ｃを形成する拡散処理
を行ない、次に窓１７からエミツタ領域１８を形成する
ため半導体基板１０と同一導電型の不純物の拡散処理を
行なう。
にＳｉＯ２の絶縁膜が形成される。次に第９図に示すよ
うに、ＳｉＯ２膜１４を弗酸系、Ｓｉ３Ｎ４膜１３を熱
燐酸等のエツチング液で除去して窓１７を形成し、この
窓１７から第３のベース領域１６ｃを形成する拡散処理
を行ない、次に窓１７からエミツタ領域１８を形成する
ため半導体基板１０と同一導電型の不純物の拡散処理を
行なう。
第１〜第３のベース領域１６ａ〜１６ｃの表面不純物濃
度は、例えば１Ｘ１０１９〔ＡｔＯｍＶｃｃ〕とし、第
１及び第２のベース領域１６ａ，１６ｂの深さは５００
０ＣＡ〕、第３のベース領域１６ｃの深さは１０００〔
Ａ〕 とすることができる。
度は、例えば１Ｘ１０１９〔ＡｔＯｍＶｃｃ〕とし、第
１及び第２のベース領域１６ａ，１６ｂの深さは５００
０ＣＡ〕、第３のベース領域１６ｃの深さは１０００〔
Ａ〕 とすることができる。
そして工〜ミッタ領域１８の深さを５００〔Ａ〕とする
と、第１０図に示すように、第３のベース領域１６ｃ内
にエミツタ領域１８が形成され、横方向の間隔は約５０
０ＣＡ〕となる。
と、第１０図に示すように、第３のベース領域１６ｃ内
にエミツタ領域１８が形成され、横方向の間隔は約５０
０ＣＡ〕となる。
即ちエミツタ領域１８の両端のベース領域１６ｄの抵抗
が、少なくともエミツタ領域１８直下の第３のベース領
域１６ｃの抵抗よう大きなものとなジ、コレクタ領域と
エミツタ領域との間に電流を流した場合のエミッタ領域
１８直下の第３のベース領域１６ｃの抵抗変化を第１及
び第２のベース領域１６ａ，１６ｂ間の抵抗変化として
利用することができることになる。次に第１１図に示す
ように、絶縁膜１１に電極用の窓開けを行なつてアルミ
ニウム（Ａ１）等の金属を蒸着等により全面形成してフ
オト・エツチング法によりパターニングすることにより
、エミツタ電極１９、第１及び第２のベース電極２０ａ
，２０ｂ及びコレクタ電極２１が形成される。以上説明
したように、本発明はエミツタ領域によジベース領域が
左右に２分され、エミツタ領域とコレクタ領域との間に
流れる電流により１エミツタ領域直下のベース領域の抵
抗が制御されることを利用した４端子素子の半導体装置
を製造する方法に於いて、抵抗が制御されるベース領域
即ち第３のベース領域の形成のための不純物の導入用窓
を利用してエミッタ領域の形成のための不純物の導入を
行なうことによジ、エミツタ領域の形成の為の位置合せ
が不要となり、且つエミツタ領域の両端に於けるベース
領域の抵抗を、エミツタ領域直下のベース領域の抵抗よ
如大きくする構造を容易に得ることができることになる
。なお前記第３のベース領域及びエミツタ領域の拡散用
の窓１７を形成する為に除去するＳｉ３Ｎ４膜１３及び
ＳｉＯ２膜１４は、Ｓｉ３Ｎ４膜１３のみ或は酸化アル
ミニウム（Ａｌ２Ｏ３）等の他の絶縁膜とすることもで
きる。即ち半導体基板１０上の絶縁膜１１と異なるエツ
チング速度或は異なるエツチング液によジエツチングさ
れる絶縁膜とするものである。又不純物はバイポーラ・
トランジスタの拡散処理に用いられているものと同様で
あり１例えばエミッタ領域１８は、拡散用不純物を含む
多結晶シリコンを用いて形成することもできる。
が、少なくともエミツタ領域１８直下の第３のベース領
域１６ｃの抵抗よう大きなものとなジ、コレクタ領域と
エミツタ領域との間に電流を流した場合のエミッタ領域
１８直下の第３のベース領域１６ｃの抵抗変化を第１及
び第２のベース領域１６ａ，１６ｂ間の抵抗変化として
利用することができることになる。次に第１１図に示す
ように、絶縁膜１１に電極用の窓開けを行なつてアルミ
ニウム（Ａ１）等の金属を蒸着等により全面形成してフ
オト・エツチング法によりパターニングすることにより
、エミツタ電極１９、第１及び第２のベース電極２０ａ
，２０ｂ及びコレクタ電極２１が形成される。以上説明
したように、本発明はエミツタ領域によジベース領域が
左右に２分され、エミツタ領域とコレクタ領域との間に
流れる電流により１エミツタ領域直下のベース領域の抵
抗が制御されることを利用した４端子素子の半導体装置
を製造する方法に於いて、抵抗が制御されるベース領域
即ち第３のベース領域の形成のための不純物の導入用窓
を利用してエミッタ領域の形成のための不純物の導入を
行なうことによジ、エミツタ領域の形成の為の位置合せ
が不要となり、且つエミツタ領域の両端に於けるベース
領域の抵抗を、エミツタ領域直下のベース領域の抵抗よ
如大きくする構造を容易に得ることができることになる
。なお前記第３のベース領域及びエミツタ領域の拡散用
の窓１７を形成する為に除去するＳｉ３Ｎ４膜１３及び
ＳｉＯ２膜１４は、Ｓｉ３Ｎ４膜１３のみ或は酸化アル
ミニウム（Ａｌ２Ｏ３）等の他の絶縁膜とすることもで
きる。即ち半導体基板１０上の絶縁膜１１と異なるエツ
チング速度或は異なるエツチング液によジエツチングさ
れる絶縁膜とするものである。又不純物はバイポーラ・
トランジスタの拡散処理に用いられているものと同様で
あり１例えばエミッタ領域１８は、拡散用不純物を含む
多結晶シリコンを用いて形成することもできる。
第１図〜第３図は先に提案された半導体装置の説明図で
あり、第１図は原理説明図、第２図ａ〜ｃは概路上面図
、Ａ−Ｎ線に沿つた断面図及びＢ一Ｆ線に沿つた断面図
、第３図は応用回路例を示し、第４図〜第１１図は本発
明の実施例の工程説明図である。 １０は半導体基板、１１は絶縁膜、１２，１５ａ，１５
ｂ，１７は窓、１３はＳｉ３Ｎ４膜、１４はＳｌＯ２膜
、１６ａ〜１６ｃは第１〜第３のベース領域、１８はエ
ミツタ領域である。
あり、第１図は原理説明図、第２図ａ〜ｃは概路上面図
、Ａ−Ｎ線に沿つた断面図及びＢ一Ｆ線に沿つた断面図
、第３図は応用回路例を示し、第４図〜第１１図は本発
明の実施例の工程説明図である。 １０は半導体基板、１１は絶縁膜、１２，１５ａ，１５
ｂ，１７は窓、１３はＳｉ３Ｎ４膜、１４はＳｌＯ２膜
、１６ａ〜１６ｃは第１〜第３のベース領域、１８はエ
ミツタ領域である。
Claims (1)
- １ 半導体基板上の絶縁膜に、ベース領域形成用の窓を
形成すると共に、該窓を２分するように前記絶縁膜とエ
ッチング速度又はエッチング液が異なる絶縁膜のパター
ンを該パターンの両端が前記絶縁膜の上下何れかに存在
するように形成し、前記窓からの不純物拡散により第１
及び第２のベース領域を形成し、次に前記絶縁膜のパタ
ーンを除去して形成された窓から不純物拡散により前記
第１及び第２のベース領域と同一導電型の第３のベース
領域を形成し、次に該第３のベース領域内にエミッタ領
域を形成する工程を含み、該エミッタ領域によりベース
領域表面を２分し、エミッタ領域とコレクタ領域との間
に流れる電流によりエミッタ領域直下のベース領域の抵
抗値を制御する半導体装置を製造することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50039342A JPS593866B2 (ja) | 1975-03-31 | 1975-03-31 | ハンドウタイソウチノセイゾウホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50039342A JPS593866B2 (ja) | 1975-03-31 | 1975-03-31 | ハンドウタイソウチノセイゾウホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51114083A JPS51114083A (en) | 1976-10-07 |
| JPS593866B2 true JPS593866B2 (ja) | 1984-01-26 |
Family
ID=12550401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50039342A Expired JPS593866B2 (ja) | 1975-03-31 | 1975-03-31 | ハンドウタイソウチノセイゾウホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593866B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922362A (ja) * | 1982-07-28 | 1984-02-04 | Matsushita Electric Ind Co Ltd | 半導体可変抵抗素子 |
| JPS61107770A (ja) * | 1984-10-31 | 1986-05-26 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010580A (ja) * | 1973-05-25 | 1975-02-03 |
-
1975
- 1975-03-31 JP JP50039342A patent/JPS593866B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010580A (ja) * | 1973-05-25 | 1975-02-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51114083A (en) | 1976-10-07 |
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