JPS593864B2 - ハンドウタイソウチノセイゾウホウホウ - Google Patents
ハンドウタイソウチノセイゾウホウホウInfo
- Publication number
- JPS593864B2 JPS593864B2 JP50039340A JP3934075A JPS593864B2 JP S593864 B2 JPS593864 B2 JP S593864B2 JP 50039340 A JP50039340 A JP 50039340A JP 3934075 A JP3934075 A JP 3934075A JP S593864 B2 JPS593864 B2 JP S593864B2
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- JP
- Japan
- Prior art keywords
- region
- base
- emitter
- insulating film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にエミッタ領域直下
のベース領域の抵抗の変化を利用した半導体装置の製造
方法に関するものである。
のベース領域の抵抗の変化を利用した半導体装置の製造
方法に関するものである。
１５通常のバイポーラ・トランジスタは、エミッタ又は
ベースに人力信号が加えられて出力電流が制御される３
端子素子であ■）、コレクタ領域にベース領域が形成さ
れ、そのベース領域にエミッタ領域が形成されているも
のである。
ベースに人力信号が加えられて出力電流が制御される３
端子素子であ■）、コレクタ領域にベース領域が形成さ
れ、そのベース領域にエミッタ領域が形成されているも
のである。
このようなバイｘ ポーラ・トランジスタに対して、エ
ミッタ領域の両側のベース領域に第１及び第２のベース
電極を設けて、エミッタ領域とコレクタ領域との間に流
れる電流により、エミッタ領域直下のベース領域の抵抗
を制御し、第１及び第２のベース電極間の２５抵抗制御
を行なう半導体装置を提案した。この半導体装置は、例
えば第１図に示すように、ｎｐｎ構造の場合、端子１、
２間に電圧を印加して電流ＩＥを流したとすると、コレ
クタ領域であるｎ一領域の抵抗ｒｃによると電圧降下に
よりｎ−３０領域とベース領域であるｐ領域との間の逆
バイアスが小さくなり、又ｐ領域とエミッタ領域である
ｎ＋領域との間の順バイアスが大きくなるので、斜線を
施した空乏層が小さくなつて、結果的にはｎ＋領域直下
のｐ領域が広くなる。又ｎ＋領域直下のｐあ 領域には
ｎ＋領域から注人された電子数と同数の正孔が発生して
導電率が増大することになる。このような現象により電
流Ｉ を流すとｎ＋領域直＋下のｐ領域の抵抗Ｒｂが小
さくなる。
ミッタ領域の両側のベース領域に第１及び第２のベース
電極を設けて、エミッタ領域とコレクタ領域との間に流
れる電流により、エミッタ領域直下のベース領域の抵抗
を制御し、第１及び第２のベース電極間の２５抵抗制御
を行なう半導体装置を提案した。この半導体装置は、例
えば第１図に示すように、ｎｐｎ構造の場合、端子１、
２間に電圧を印加して電流ＩＥを流したとすると、コレ
クタ領域であるｎ一領域の抵抗ｒｃによると電圧降下に
よりｎ−３０領域とベース領域であるｐ領域との間の逆
バイアスが小さくなり、又ｐ領域とエミッタ領域である
ｎ＋領域との間の順バイアスが大きくなるので、斜線を
施した空乏層が小さくなつて、結果的にはｎ＋領域直下
のｐ領域が広くなる。又ｎ＋領域直下のｐあ 領域には
ｎ＋領域から注人された電子数と同数の正孔が発生して
導電率が増大することになる。このような現象により電
流Ｉ を流すとｎ＋領域直＋下のｐ領域の抵抗Ｒｂが小
さくなる。
従つてｎ領域の両側のｐ領域に接続した端子３，４間の
抵抗Ｒｂは、電流１ により制御されることになる。１
Ｅ 第２図は前述の半導体装置の概略構造説明図であり、同
図ａは上面図、同図ｂは同図ＡＯＡ−Ａ２線に沿つた断
面図、同図ｃは同図ＡＯＢ−Ｂ５線に沿つた断面図であ
る。
抵抗Ｒｂは、電流１ により制御されることになる。１
Ｅ 第２図は前述の半導体装置の概略構造説明図であり、同
図ａは上面図、同図ｂは同図ＡＯＡ−Ａ２線に沿つた断
面図、同図ｃは同図ＡＯＢ−Ｂ５線に沿つた断面図であ
る。
従来のバイポーラ・トランジスタと大きく相違する点は
、エミツタ領域であるｎ＋領域によりベース領域である
ｐ領域が２分され、第１及び第２のベース・コンタクト
領域ＢＣｌ，ＢＣ２に設けた電極間に流れる電流がｎ＋
領域の直下のみを通る構成としなければならないことで
あり、従つてｎ＋領域のＡ−Ａ２線に沿つた長さは、ｐ
領域のＡ−Ａ′線に沿つた長さとほぼ同じ程度のものと
し、ｎ＋領域の両端に於けるｐ領域の抵抗を、少なくと
もｎ＋領域直下のｐ領域の抵抗以上になるように構成す
るものである。第３図は応用回路例を示すもので、Ｑ１
は前述の半導体装置を示し、Ｒｂは前述のｎ＋領域直下
のｐ領域の抵抗を示すものである。即ちコレクタとエミ
ツタと２個のベースとの４端子素子である。又Ｑ２は通
常のバイポーラ・トランジスタ、ＩＮは人力端子、０Ｕ
Ｔは出力端子、−Ｖ は電源ＥＥ端子である。
、エミツタ領域であるｎ＋領域によりベース領域である
ｐ領域が２分され、第１及び第２のベース・コンタクト
領域ＢＣｌ，ＢＣ２に設けた電極間に流れる電流がｎ＋
領域の直下のみを通る構成としなければならないことで
あり、従つてｎ＋領域のＡ−Ａ２線に沿つた長さは、ｐ
領域のＡ−Ａ′線に沿つた長さとほぼ同じ程度のものと
し、ｎ＋領域の両端に於けるｐ領域の抵抗を、少なくと
もｎ＋領域直下のｐ領域の抵抗以上になるように構成す
るものである。第３図は応用回路例を示すもので、Ｑ１
は前述の半導体装置を示し、Ｒｂは前述のｎ＋領域直下
のｐ領域の抵抗を示すものである。即ちコレクタとエミ
ツタと２個のベースとの４端子素子である。又Ｑ２は通
常のバイポーラ・トランジスタ、ＩＮは人力端子、０Ｕ
Ｔは出力端子、−Ｖ は電源ＥＥ端子である。
人力端子１Ｎに６０″ 信号即ち低レベルの信号が加え
られると、半導体装置Ｑ１のコレクタ領域とエミツタ領
域との間に電流が流れることになり、前述の如くその電
流により抵抗Ｒｂが小さくなるので、トランジスタＱ２
のベース電位が高くなつて、出力端子０ＵＴのレベルが
高くなり、”ビの出力となる。反対に人力端子１Ｎに゛
１”の信号即ち高レベルの信号が加えられると、半導体
装置Ｑ１のエミツタ電位が高くなるので電流が流れなく
なり、それによつて抵抗Ｒｂが大きくなるからトランジ
スタＱ２のベース電位が低くなつて出力端子０ＵＴのレ
ベルは低く、“０″の出力となる。
られると、半導体装置Ｑ１のコレクタ領域とエミツタ領
域との間に電流が流れることになり、前述の如くその電
流により抵抗Ｒｂが小さくなるので、トランジスタＱ２
のベース電位が高くなつて、出力端子０ＵＴのレベルが
高くなり、”ビの出力となる。反対に人力端子１Ｎに゛
１”の信号即ち高レベルの信号が加えられると、半導体
装置Ｑ１のエミツタ電位が高くなるので電流が流れなく
なり、それによつて抵抗Ｒｂが大きくなるからトランジ
スタＱ２のベース電位が低くなつて出力端子０ＵＴのレ
ベルは低く、“０″の出力となる。
即ち一種の反転回路として動作することになる。なお前
述の半導体装置はＮｐｎ構造として説明しているが、Ｐ
ｎｐ構造とすることも勿論可能である。前述の如く、コ
レタタ領域とエミツタ領域との・間に流れる電流により
、エミツタ領域直下のベース領域の抵抗を制御するもの
であるから、第２図ａに示すように、エミツタ領域の両
端に於けるベース領域の幅を狭くして、エミツタ領域直
下のベース領域の抵抗変化が、ベース領域に接続した第
１及び第２の端子間の抵抗変化となるようにしなければ
ならない。
述の半導体装置はＮｐｎ構造として説明しているが、Ｐ
ｎｐ構造とすることも勿論可能である。前述の如く、コ
レタタ領域とエミツタ領域との・間に流れる電流により
、エミツタ領域直下のベース領域の抵抗を制御するもの
であるから、第２図ａに示すように、エミツタ領域の両
端に於けるベース領域の幅を狭くして、エミツタ領域直
下のベース領域の抵抗変化が、ベース領域に接続した第
１及び第２の端子間の抵抗変化となるようにしなければ
ならない。
即ちベース領域に対するエミツタ領域の位置合せが正確
であることが一層要求されることになる。本発明は前述
の如き半導体装置を容易に製造する方法を提供すること
を目的とするものである。
であることが一層要求されることになる。本発明は前述
の如き半導体装置を容易に製造する方法を提供すること
を目的とするものである。
その目的を達成する為、本発明の半導体装置の製造方法
は、エミツタ領域によりベース領域表面が２分され、エ
ミツタ領域とコレクタ領域との間に流れる電流によりエ
ミツタ領域直下のベース領域の抵抗が制御されることを
利用した半導体装置の製造方法に於いて、ベース領域形
成用の窓を２分する長さの多層の絶縁膜のパターンを形
成して、該パターンの両側の窓から第１及び第２のベー
ス領域を拡散処理によつて形成し、次に前記多層の絶縁
膜のサイドエツチングを行なつて最初のパターンより幅
の狭い絶縁膜のパターンを形成し、熱酸化後に該絶縁膜
のパターンを除去して窓を形成し、該窓から第３のベー
ス領域及び該第３のベース領域内にエミツタ領域を形成
する不純物の拡散処理を行なう工程を含むことを特徴と
するものであり、以下実施例について詳細に説明する。
第４図〜第１３図は本発明の実施例の工程説明図であり
、第４図に示すように、一導電型を有するシリコンＳｉ
等の半導体基板１０上のＳｉＯ２等の絶縁膜１１にベー
ス領域を形成する大きさの窓１２を形成する。次に第５
図に示すように、第１のＳｉＮ膜１３１３４Ｓｉ０２膜
１４，第２のＳｉ３Ｎ４膜１５を化学気相成長法（ＣＶ
Ｄ法）等により５００〜２０００ＣＡ〕の厚さに形成す
る。
は、エミツタ領域によりベース領域表面が２分され、エ
ミツタ領域とコレクタ領域との間に流れる電流によりエ
ミツタ領域直下のベース領域の抵抗が制御されることを
利用した半導体装置の製造方法に於いて、ベース領域形
成用の窓を２分する長さの多層の絶縁膜のパターンを形
成して、該パターンの両側の窓から第１及び第２のベー
ス領域を拡散処理によつて形成し、次に前記多層の絶縁
膜のサイドエツチングを行なつて最初のパターンより幅
の狭い絶縁膜のパターンを形成し、熱酸化後に該絶縁膜
のパターンを除去して窓を形成し、該窓から第３のベー
ス領域及び該第３のベース領域内にエミツタ領域を形成
する不純物の拡散処理を行なう工程を含むことを特徴と
するものであり、以下実施例について詳細に説明する。
第４図〜第１３図は本発明の実施例の工程説明図であり
、第４図に示すように、一導電型を有するシリコンＳｉ
等の半導体基板１０上のＳｉＯ２等の絶縁膜１１にベー
ス領域を形成する大きさの窓１２を形成する。次に第５
図に示すように、第１のＳｉＮ膜１３１３４Ｓｉ０２膜
１４，第２のＳｉ３Ｎ４膜１５を化学気相成長法（ＣＶ
Ｄ法）等により５００〜２０００ＣＡ〕の厚さに形成す
る。
次に第６図に示すように、窓１２が２分されるように第
１のＳｉ３Ｎ４膜１３、ＳｉＯ２膜１４及び第２のＳｉ
Ｎ膜１５をフオト・エツチングによつてバターニングし
、窓１６ａ，１６ｂを形成する。
１のＳｉ３Ｎ４膜１３、ＳｉＯ２膜１４及び第２のＳｉ
Ｎ膜１５をフオト・エツチングによつてバターニングし
、窓１６ａ，１６ｂを形成する。
次に第７図に示すように、窓１６ａ，１６ｂ中の半導体
基板表面へ不純物をデポジツトしてこのデポジット中に
おける熱処理により第１及び第２のベース領域１１ａ，
１７ｂを浅く形成する。
基板表面へ不純物をデポジツトしてこのデポジット中に
おける熱処理により第１及び第２のベース領域１１ａ，
１７ｂを浅く形成する。
次に第８図に示すように、前記Ｓｉ３Ｎ４膜１３，Ｓｉ
０２膜１４、Ｓｉ３Ｎ４膜１５からなる絶縁物層のパタ
ーンに於いて、ＳｉＯ２膜１４のサイドエツチングを行
なう。このＳｌＯ２膜１４を８５０〔℃〕でＣＶＤ法に
より形成した場合、１０〔％〕ＨＦ液でエツチングする
と、８００ＣＮ葡１ｎ〕のエツチング速度となり、サイ
ドエツチングする量は、エミツタ領域の幅、又はドライ
ブイン工程によりべ ．゛−ス領域１７ａラ１７ｂが横
方向にも再拡散される量等に応じて選定される。次に第
９図に示すように、サイドエツチされたＳｉＯ膜１４を
マスクとしてＳｉＮ膜１３を熱燐酸でエツチングし（こ
のときＳｉ３Ｎ４膜１５も １ｗ同時に除去される）、
その後ＳｉＯ２膜１４を弗酸でエツチング除去すると、
ＳｉＮ膜１３ａのパゝ ３４ターンが形成される
。
０２膜１４、Ｓｉ３Ｎ４膜１５からなる絶縁物層のパタ
ーンに於いて、ＳｉＯ２膜１４のサイドエツチングを行
なう。このＳｌＯ２膜１４を８５０〔℃〕でＣＶＤ法に
より形成した場合、１０〔％〕ＨＦ液でエツチングする
と、８００ＣＮ葡１ｎ〕のエツチング速度となり、サイ
ドエツチングする量は、エミツタ領域の幅、又はドライ
ブイン工程によりべ ．゛−ス領域１７ａラ１７ｂが横
方向にも再拡散される量等に応じて選定される。次に第
９図に示すように、サイドエツチされたＳｉＯ膜１４を
マスクとしてＳｉＮ膜１３を熱燐酸でエツチングし（こ
のときＳｉ３Ｎ４膜１５も １ｗ同時に除去される）、
その後ＳｉＯ２膜１４を弗酸でエツチング除去すると、
ＳｉＮ膜１３ａのパゝ ３４ターンが形成される
。
次に第１０図に示すように、酸化処理をドライブイン工
程と兼用して例えば１０５０〔℃］で熱処 １理を行な
うことにより、ベース領域１７ａ９１７ｂ土にＳｉＯの
絶縁膜１８が形成され、ベース領域２１１９１７ａ，１
７ｂは例えば１×１０Ｃａｔ０ｍｓ／Ｃｃ〕 の不純物濃度となる。
程と兼用して例えば１０５０〔℃］で熱処 １理を行な
うことにより、ベース領域１７ａ９１７ｂ土にＳｉＯの
絶縁膜１８が形成され、ベース領域２１１９１７ａ，１
７ｂは例えば１×１０Ｃａｔ０ｍｓ／Ｃｃ〕 の不純物濃度となる。
次に第１１図に示すようにＳｉＮ膜１３ａを２熱燐酸で
除去して窓１９を形成し、この窓１９から不純吻拡散に
より第３のベース領域１７ｃを形成する。
除去して窓１９を形成し、この窓１９から不純吻拡散に
より第３のベース領域１７ｃを形成する。
この第３のベース領域１７ｃの不純物濃度は第１及び第
２のベース領域１７ａ，１７ｂと同様のものとする。更
にこの窓１９から前記半導 ２体基板１０と同一導電型
を有する不純物の拡散によりエミツタ領域２０を形成す
る。従つて第１０図に示すように、第３のベース領域１
７ｃに包囲されたエミツタ領域２０が形成され、このエ
ミツタ領域２０の両端は第３のベース ５領域１７ｃで
あるから、その部分のベース領域１７ｃの抵院をエミツ
タ領域２０直下の第３のベース領域１７ｃの抵抗と同等
以上とすることができる。
２のベース領域１７ａ，１７ｂと同様のものとする。更
にこの窓１９から前記半導 ２体基板１０と同一導電型
を有する不純物の拡散によりエミツタ領域２０を形成す
る。従つて第１０図に示すように、第３のベース領域１
７ｃに包囲されたエミツタ領域２０が形成され、このエ
ミツタ領域２０の両端は第３のベース ５領域１７ｃで
あるから、その部分のベース領域１７ｃの抵院をエミツ
タ領域２０直下の第３のベース領域１７ｃの抵抗と同等
以上とすることができる。
次に第１３図に示すように電極窓開け、電極形Ｑ成の工
程により、エミツタ電極２１、第１及び第２のベース電
極２２ａ，２２ｂ、コレノタ電極２３が形成され、４端
子素子の半導体装置が構成される。
程により、エミツタ電極２１、第１及び第２のベース電
極２２ａ，２２ｂ、コレノタ電極２３が形成され、４端
子素子の半導体装置が構成される。
以上説明したように、本発明は、エミツタ領域によりベ
ース領域表面が左右に２分され、エミツタ領域とコレク
タ領域との間に流れる電流により、エミツタ領域直下の
ベース領域の抵抗が制御されることを利用した４端子素
子の半導体装置の製造方法に於いて、抵抗が制御される
ベース領域即ち第３のベース領域の拡散窓を利用してエ
ミツタ領域の拡散を行なうことに上り、エミツタ領域の
拡散窓形成の為の位置合せが不要となり、冬声層絶縁物
層のサイドエツチングを行ないこれを第３のベース領域
及びエミツタ領域の形成用のパターンとすることにより
特に幅の狭いエミツタ領域を容易に形成することができ
る。
ース領域表面が左右に２分され、エミツタ領域とコレク
タ領域との間に流れる電流により、エミツタ領域直下の
ベース領域の抵抗が制御されることを利用した４端子素
子の半導体装置の製造方法に於いて、抵抗が制御される
ベース領域即ち第３のベース領域の拡散窓を利用してエ
ミツタ領域の拡散を行なうことに上り、エミツタ領域の
拡散窓形成の為の位置合せが不要となり、冬声層絶縁物
層のサイドエツチングを行ないこれを第３のベース領域
及びエミツタ領域の形成用のパターンとすることにより
特に幅の狭いエミツタ領域を容易に形成することができ
る。
又第１及び第２のベース領域のドライブイン工程により
横方向への再拡散が行なわれ、第１及び第２のベース領
域間が狭くなるが、それに対応した量だけサイドエツチ
ングを行なえば、正確に第１及び第２のベース領域間に
第３のベース領域を形成することができる。又ＳｉＮ膜
１３、ＳｉＯ膜１４、ＳｉＮ膜３４′ ２
′ ３４１５は、他の組合せの多層の絶縁
膜とすることも可能であＶ，叉サイドエツチングされる
層は第２層目でなく半導体基板上の第１層目とすること
もできる。
横方向への再拡散が行なわれ、第１及び第２のベース領
域間が狭くなるが、それに対応した量だけサイドエツチ
ングを行なえば、正確に第１及び第２のベース領域間に
第３のベース領域を形成することができる。又ＳｉＮ膜
１３、ＳｉＯ膜１４、ＳｉＮ膜３４′ ２
′ ３４１５は、他の組合せの多層の絶縁
膜とすることも可能であＶ，叉サイドエツチングされる
層は第２層目でなく半導体基板上の第１層目とすること
もできる。
しかし、半導体基板表面の荒れ等を考慮すると、実施例
ｐ如く第２層目をサイドエツチングする方が好適である
。又この多層の絶縁膜のパターンにより第１及び第２の
ベース領域の拡散用窓を左右に形成する場合、そのパタ
ーンの両端が半導体基板１０上の絶縁膜１１上に存在す
ることが望ましい、即ち第１及び第２のベース領域１７
ａ，１７ｂの幅よりも第１２図に示すように第３のベー
ス領域１７ｃが長くなるように形成する必要があるから
である。又特に明記していないバターニング手段や拡散
手段は、バイポーラ・トランジスタの製造に適用されて
いる手段を採用することができるものである。
ｐ如く第２層目をサイドエツチングする方が好適である
。又この多層の絶縁膜のパターンにより第１及び第２の
ベース領域の拡散用窓を左右に形成する場合、そのパタ
ーンの両端が半導体基板１０上の絶縁膜１１上に存在す
ることが望ましい、即ち第１及び第２のベース領域１７
ａ，１７ｂの幅よりも第１２図に示すように第３のベー
ス領域１７ｃが長くなるように形成する必要があるから
である。又特に明記していないバターニング手段や拡散
手段は、バイポーラ・トランジスタの製造に適用されて
いる手段を採用することができるものである。
第１図〜第３図は先に提案された半導体装置の説明図で
あり，第１図は原理説明図、第２図ａ〜ｃは概路上面図
、Ａ−Ａ２線に沿つた断面図及びＢ−Ｂ′線に沿つた断
面図、第３図は応用回路例を示し、第４図〜第１３図は
本発明の実施例の工程説明図である。 １０は半導体基板、１１は絶縁膜、１２，１６ａ，１６
ｂ，１９は窓、１３はＳｉＮ膜、１５はＥ３４ＳｉＮ膜
、１７ａ〜１７ｃは第１〜第３のベー ス領域、２０はエミツタ領域である。
あり，第１図は原理説明図、第２図ａ〜ｃは概路上面図
、Ａ−Ａ２線に沿つた断面図及びＢ−Ｂ′線に沿つた断
面図、第３図は応用回路例を示し、第４図〜第１３図は
本発明の実施例の工程説明図である。 １０は半導体基板、１１は絶縁膜、１２，１６ａ，１６
ｂ，１９は窓、１３はＳｉＮ膜、１５はＥ３４ＳｉＮ膜
、１７ａ〜１７ｃは第１〜第３のベー ス領域、２０はエミツタ領域である。
Claims (1)
- １ ベース領域形成用の窓を２分する長さの多層の絶縁
膜のパターンを半導体基板上に形成し、該パターンの両
側の窓から第１及び第２のベース領域を拡散処理によつ
て形成し、次に前記多層の絶縁膜のサイドエッチングを
行なつて最初のパターンより幅の狭い絶縁膜のパターン
を形成し、熱酸化後に該絶縁膜のパターンを除去して窓
を形成し、該窓から前記第１及び第２のベース領域と同
一導電型の第３のベース領域を形成する不純物の拡散処
理を行ない、該第３のベース領域内にエミッタ預域を形
成する不純物の拡散処理を行なう工程を含み、該エミッ
タ領域によりベース領域表面を２分せしめて、エミッタ
領域とコレクタ領域との間に流れる電流によりエミッタ
領域直下のベース領域の抵抗値を制御する半導体装置を
製造することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50039340A JPS593864B2 (ja) | 1975-03-31 | 1975-03-31 | ハンドウタイソウチノセイゾウホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50039340A JPS593864B2 (ja) | 1975-03-31 | 1975-03-31 | ハンドウタイソウチノセイゾウホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51114081A JPS51114081A (en) | 1976-10-07 |
| JPS593864B2 true JPS593864B2 (ja) | 1984-01-26 |
Family
ID=12550349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50039340A Expired JPS593864B2 (ja) | 1975-03-31 | 1975-03-31 | ハンドウタイソウチノセイゾウホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593864B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01141245U (ja) * | 1988-03-23 | 1989-09-27 | ||
| JPH0243269U (ja) * | 1988-09-20 | 1990-03-26 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4111726A (en) * | 1977-04-01 | 1978-09-05 | Burroughs Corporation | Bipolar integrated circuit process by separately forming active and inactive base regions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010579A (ja) * | 1973-05-25 | 1975-02-03 |
-
1975
- 1975-03-31 JP JP50039340A patent/JPS593864B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010579A (ja) * | 1973-05-25 | 1975-02-03 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01141245U (ja) * | 1988-03-23 | 1989-09-27 | ||
| JPH0243269U (ja) * | 1988-09-20 | 1990-03-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51114081A (en) | 1976-10-07 |
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| JPS593864B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| US3352726A (en) | Method of fabricating planar semiconductor devices | |
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