JPS5933985B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5933985B2 JPS5933985B2 JP54012591A JP1259179A JPS5933985B2 JP S5933985 B2 JPS5933985 B2 JP S5933985B2 JP 54012591 A JP54012591 A JP 54012591A JP 1259179 A JP1259179 A JP 1259179A JP S5933985 B2 JPS5933985 B2 JP S5933985B2
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- Japan
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Description
【発明の詳細な説明】
本発明はベース領域の抵抗の変化を利用した新規な半導
体装置の構造に関する。
体装置の構造に関する。
通常のバイポーラ半導体装置は、エミッタ又はベースに
入力信号が加えられて出力電流が制御される３端子素子
であるが、このようなバイポーラ半導体装置に対してエ
ミッタ領域の両側のベース領域に第１及び第２のベース
電極を設けて、エミッタ領域とコレクタ領域との間に流
れる電流により、エミッタ領域直下のベース領域の抵抗
を制御し、第１及び第２のベース電極間の抵抗制御を行
なう４端子素子の半導体装置を提案した。
入力信号が加えられて出力電流が制御される３端子素子
であるが、このようなバイポーラ半導体装置に対してエ
ミッタ領域の両側のベース領域に第１及び第２のベース
電極を設けて、エミッタ領域とコレクタ領域との間に流
れる電流により、エミッタ領域直下のベース領域の抵抗
を制御し、第１及び第２のベース電極間の抵抗制御を行
なう４端子素子の半導体装置を提案した。
第１図はこのような半導体装置の構造断面図で、例とし
てｎｐｎ型を示しており、第１図ａは平面図、第１図ｂ
は第１図ａのＡＡ′断面図、第１図ｃは第１図ａ（７）
ＢＢ’断面図である。
てｎｐｎ型を示しており、第１図ａは平面図、第１図ｂ
は第１図ａのＡＡ′断面図、第１図ｃは第１図ａ（７）
ＢＢ’断面図である。
通常のバイポーラ半導体装置との相異点はｎ＋型エミッ
タ領域１によりＰ型ベース領域２が２分され、第１及び
第２のベース・コンタクト領域３、４間に流れる電流が
エミッタ領域１の直下のみを通る構成にしなければなら
ないために、エミッタ領域の両側端５、５’゛における
ベース領域２の抵抗をエミッタ領域１の直下のベース領
域２の抵抗より充分に大きくしなければならない。その
ために該側端５、５’はできるだけ狭い巾に構成される
のが普通であるが、ベース領域２及びエミッタ領域１は
拡散法又はイオン注入法により形成される拡散層である
から、表面不純物濃度及び拡散層の結晶性に問題があり
、該側端部分でリーク電流の発生や耐圧の劣化を起こす
欠点をもつている。本発明はかような欠点を除去して信
頼度の高い半導体装置を提供することを目的とするもの
で、コレクタ領域及びベース領域が形成され、該ベース
領域上に絶縁薄膜を介してエミッタ電極を形成せしめ、
エミッタ電極とコレクタ領域との間に流れる電流により
絶縁薄膜直下のベース領域の抵抗が制御されることを特
徴とするものである。第２図にその構造断面図の一実施
例を示しており、ｎ型半導体基板１０をコレクタ領域と
し、Ｐ型ベース領域１１を形成し、該Ｐ型ベース領域１
１上に５０〜１００Ｘ（７）Ｓｉ０２膜又はＳｉ３Ｎ４
膜などの絶縁薄膜１２を介してエミッタ電極１３を形成
する。この様に形成してエミッタ電極１３とｎ型半導体
基板（コレクタ領域）１０間に電圧を印カロして電流を
流すと、トンネル効果によつてベース領域に電子が注入
され、ベース領域の抵抗が小さくなる。そしてベース・
コンタクト領域１４、１５間の抵抗が制御される。次い
で第３図ないし第６図により製造方法を説明すると、第
３図に示すようにｎ型半導体基板１０上の絶縁膜６にフ
ォトリソグラフィ技術を用いてベース領域を形成するた
めの窓７をパターニングする。
タ領域１によりＰ型ベース領域２が２分され、第１及び
第２のベース・コンタクト領域３、４間に流れる電流が
エミッタ領域１の直下のみを通る構成にしなければなら
ないために、エミッタ領域の両側端５、５’゛における
ベース領域２の抵抗をエミッタ領域１の直下のベース領
域２の抵抗より充分に大きくしなければならない。その
ために該側端５、５’はできるだけ狭い巾に構成される
のが普通であるが、ベース領域２及びエミッタ領域１は
拡散法又はイオン注入法により形成される拡散層である
から、表面不純物濃度及び拡散層の結晶性に問題があり
、該側端部分でリーク電流の発生や耐圧の劣化を起こす
欠点をもつている。本発明はかような欠点を除去して信
頼度の高い半導体装置を提供することを目的とするもの
で、コレクタ領域及びベース領域が形成され、該ベース
領域上に絶縁薄膜を介してエミッタ電極を形成せしめ、
エミッタ電極とコレクタ領域との間に流れる電流により
絶縁薄膜直下のベース領域の抵抗が制御されることを特
徴とするものである。第２図にその構造断面図の一実施
例を示しており、ｎ型半導体基板１０をコレクタ領域と
し、Ｐ型ベース領域１１を形成し、該Ｐ型ベース領域１
１上に５０〜１００Ｘ（７）Ｓｉ０２膜又はＳｉ３Ｎ４
膜などの絶縁薄膜１２を介してエミッタ電極１３を形成
する。この様に形成してエミッタ電極１３とｎ型半導体
基板（コレクタ領域）１０間に電圧を印カロして電流を
流すと、トンネル効果によつてベース領域に電子が注入
され、ベース領域の抵抗が小さくなる。そしてベース・
コンタクト領域１４、１５間の抵抗が制御される。次い
で第３図ないし第６図により製造方法を説明すると、第
３図に示すようにｎ型半導体基板１０上の絶縁膜６にフ
ォトリソグラフィ技術を用いてベース領域を形成するた
めの窓７をパターニングする。
次に第４図に示すように拡散法又はイオン注入法により
、窓７より基板１０にＰ型不純物を拡散導入して１００
０Ｘ程度の厚さのベース領域１１を形成する。
、窓７より基板１０にＰ型不純物を拡散導入して１００
０Ｘ程度の厚さのベース領域１１を形成する。
この場合、ベース領域１１上に絶縁膜８が生成される。
次に第５図に示すように再びフオトリングラフイ技術を
用いて絶縁膜８に窓９をパターンニングして、トンネル
作用を行なう数十オングストロームの絶縁薄膜１２を形
成する。
次に第５図に示すように再びフオトリングラフイ技術を
用いて絶縁膜８に窓９をパターンニングして、トンネル
作用を行なう数十オングストロームの絶縁薄膜１２を形
成する。
該絶縁薄膜１２は熱処理してＳｉＯ２膜を生成するか又
はＣＶＤ法によつてＳｉＯ２膜又はＳｉ，Ｎ４膜を被着
せしめる。次に第６図に示すように同様にフオトリング
ラフイ技術を用いて絶縁膜８に第１と第２のベース・コ
ンタクト領域１４，１５の窓あけを行ない、蒸着法又は
スパツタ法によつて金属膜を被着せしめて、第１と第２
のベース電極１６，１７及びエミツタ電極１３を形成す
る。第７図は本発明の応用回路例を示すもので、ＴＲｌ
は上記の４端子素子の半導体装置で、γｂはベース領域
の抵抗を示す。
はＣＶＤ法によつてＳｉＯ２膜又はＳｉ，Ｎ４膜を被着
せしめる。次に第６図に示すように同様にフオトリング
ラフイ技術を用いて絶縁膜８に第１と第２のベース・コ
ンタクト領域１４，１５の窓あけを行ない、蒸着法又は
スパツタ法によつて金属膜を被着せしめて、第１と第２
のベース電極１６，１７及びエミツタ電極１３を形成す
る。第７図は本発明の応用回路例を示すもので、ＴＲｌ
は上記の４端子素子の半導体装置で、γｂはベース領域
の抵抗を示す。
ＴＲ２は従来のバイポーラ半導体装置、ＩＮは入力端子
、０ＵＴは出力端子、−ＥＥは電源端子である。入力端
子ＩＮに低レベル信号゛０゛が加えられると、ＴＲｌの
コレクタ領域（上記例では半導体基板となる）とエミツ
タ電極との間に電流が流れることになり、抵抗γｂが小
さくなるのでＴＲ２のベース電位が高くなり、出力端子
０ＵＴが高レベルｔ（１″となる。反対に入力端子１Ｎ
に高レベル１１″″が加えられるとＴＲｌのエミツタ電
圧が高くなるので電流が流れず、抵抗γｂが大きくなつ
てＴＲ２のベース電位が低くなり、出力端子０ＵＴが低
レベル吠０９′となる。
、０ＵＴは出力端子、−ＥＥは電源端子である。入力端
子ＩＮに低レベル信号゛０゛が加えられると、ＴＲｌの
コレクタ領域（上記例では半導体基板となる）とエミツ
タ電極との間に電流が流れることになり、抵抗γｂが小
さくなるのでＴＲ２のベース電位が高くなり、出力端子
０ＵＴが高レベルｔ（１″となる。反対に入力端子１Ｎ
に高レベル１１″″が加えられるとＴＲｌのエミツタ電
圧が高くなるので電流が流れず、抵抗γｂが大きくなつ
てＴＲ２のベース電位が低くなり、出力端子０ＵＴが低
レベル吠０９′となる。
この様にインバーターとして動作する例であるが、上記
例はＮｐｎ構造として説明しているが、Ｐｎｐ構造も極
性を逆にすれば同様の動作となる。
例はＮｐｎ構造として説明しているが、Ｐｎｐ構造も極
性を逆にすれば同様の動作となる。
このように、本発明による半導体素子を用いることによ
り構造としてはトランジスタＴＲ２に近く、コレクタが
共通で良いので回路の高集積化が図られる。以上、説明
した様に本発明はトンネル効果を利用した４端子素子の
半導体装置でエミツタ拡散層を形成していないために、
従来の半導体装置と較べて表面不純物濃度の影響少なく
、且つ結晶性も良いためにリーク電流が僅少で耐圧の劣
化の生じない信頼性の高いものである。
り構造としてはトランジスタＴＲ２に近く、コレクタが
共通で良いので回路の高集積化が図られる。以上、説明
した様に本発明はトンネル効果を利用した４端子素子の
半導体装置でエミツタ拡散層を形成していないために、
従来の半導体装置と較べて表面不純物濃度の影響少なく
、且つ結晶性も良いためにリーク電流が僅少で耐圧の劣
化の生じない信頼性の高いものである。
第１図ａ−ｃは従来の４端子素子の半導体装置の概略断
面図、第２図ａ−ｃは本発明の半導体装置の概略平面図
、ＣＣ″断面図、ＤＤ″断面図、第３図ないし第６図は
本発明の製造工程順断面図、第７図は応用回路例である
。 １０は半導体基板（コレクタ領域）、１１はベース領域
、１２は絶縁薄膜、１３はエミツタ電極、１６，１７は
第１と第２のベース電極である。
面図、第２図ａ−ｃは本発明の半導体装置の概略平面図
、ＣＣ″断面図、ＤＤ″断面図、第３図ないし第６図は
本発明の製造工程順断面図、第７図は応用回路例である
。 １０は半導体基板（コレクタ領域）、１１はベース領域
、１２は絶縁薄膜、１３はエミツタ電極、１６，１７は
第１と第２のベース電極である。
Claims (1)
- １ コレクタ領域及びベース領域が形成され、該ベース
領域上に絶縁薄膜を介してエミッタ電極を形成せしめ、
エミッタ電極とコレクタ領域との間に流れる電流により
絶縁薄膜直下のベース領域の抵抗が制御されることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54012591A JPS5933985B2 (ja) | 1979-02-06 | 1979-02-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54012591A JPS5933985B2 (ja) | 1979-02-06 | 1979-02-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55105367A JPS55105367A (en) | 1980-08-12 |
| JPS5933985B2 true JPS5933985B2 (ja) | 1984-08-20 |
Family
ID=11809584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54012591A Expired JPS5933985B2 (ja) | 1979-02-06 | 1979-02-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933985B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230101110A (ko) * | 2021-12-29 | 2023-07-06 | 엘에스일렉트릭(주) | 혼류 제품의 공정 레시피 관리 시스템 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729752A (en) * | 1980-07-30 | 1982-02-17 | Yuuichi Yanagi | Apparatus for melting snow on roof |
| US5140299A (en) * | 1990-06-19 | 1992-08-18 | At&T Bell Laboratories | Article comprising a high value resistor |
| US5382815A (en) * | 1993-12-23 | 1995-01-17 | International Business Machines Corporation | Carrier conduction conductor-insulator semiconductor (CIS) transistor |
-
1979
- 1979-02-06 JP JP54012591A patent/JPS5933985B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230101110A (ko) * | 2021-12-29 | 2023-07-06 | 엘에스일렉트릭(주) | 혼류 제품의 공정 레시피 관리 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55105367A (en) | 1980-08-12 |
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