JP3086713B2 - 静電誘導形半導体装置 - Google Patents
静電誘導形半導体装置Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
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Description
【０００１】
【産業上の利用分野】本発明は静電誘導形半導体装置、
特に高電流密度で使用される表面ゲートタイプの電力用
静電誘導形半導体装置に関するものである。
特に高電流密度で使用される表面ゲートタイプの電力用
静電誘導形半導体装置に関するものである。
【０００２】
【従来の技術】従来から大電流を制御する半導体装置の
１つとして、静電誘導形半導体装置が用いられている。
大電流を制御する半導体装置では高電流密度領域におい
て制御電流と制御される主電流の比（電流増幅率）が大
きいことが望まれている。ここで、従来の静電誘導形半
導体装置の例について説明する。従来、パワースイッチ
ング素子として用いられている表面ゲートタイプの静電
誘導形トランジスタ（Static Induction Transistor ：
ＳＩＴ）（以下、表面ゲート形ＳＩＴという）として図
５及び図６に示す構造のものがある。この構造は主電流
が電子であるｎチャンネルの表面ゲート形ＳＩＴを示
し、ドレイン領域を構成するｎ+ 型のシリコン基板２１
の上にｎ- 型のエピタキシャル層２２が形成され、エピ
タキシャル層２２の表面にｎ+ のソース領域２３及びｐ
+ のゲート領域２４が形成されている。そして、その表
面にＳｉＯ2 からなる絶縁膜２５が形成されるとともに
絶縁膜２５の上にソース電極２７が形成され、ソース電
極２７は絶縁膜２５のソース領域２３と対応する箇所に
形成されたソースコンタクト領域２６においてソース領
域２３と接合されている。又、シリコン基板２１の裏面
に主電流のプラス極が接続されてドレインＤが形成され
ている。又、ソース領域下のチャネル領域２８には必要
に応じてｐ型不純物が注入されて電流を阻止するための
電位障壁が形成されている。そして、この表面ゲート形
ＳＩＴはゲートにバイアスをかけないときはオフ状態で
あり、順バイアスをかけるとゲートから注入されたホー
ルによってチャネル領域２８の電位が下がり、ソースか
らの電子の注入が誘導されてドレイン・ソース間に電子
電流が流れてオン状態となる。
１つとして、静電誘導形半導体装置が用いられている。
大電流を制御する半導体装置では高電流密度領域におい
て制御電流と制御される主電流の比（電流増幅率）が大
きいことが望まれている。ここで、従来の静電誘導形半
導体装置の例について説明する。従来、パワースイッチ
ング素子として用いられている表面ゲートタイプの静電
誘導形トランジスタ（Static Induction Transistor ：
ＳＩＴ）（以下、表面ゲート形ＳＩＴという）として図
５及び図６に示す構造のものがある。この構造は主電流
が電子であるｎチャンネルの表面ゲート形ＳＩＴを示
し、ドレイン領域を構成するｎ+ 型のシリコン基板２１
の上にｎ- 型のエピタキシャル層２２が形成され、エピ
タキシャル層２２の表面にｎ+ のソース領域２３及びｐ
+ のゲート領域２４が形成されている。そして、その表
面にＳｉＯ2 からなる絶縁膜２５が形成されるとともに
絶縁膜２５の上にソース電極２７が形成され、ソース電
極２７は絶縁膜２５のソース領域２３と対応する箇所に
形成されたソースコンタクト領域２６においてソース領
域２３と接合されている。又、シリコン基板２１の裏面
に主電流のプラス極が接続されてドレインＤが形成され
ている。又、ソース領域下のチャネル領域２８には必要
に応じてｐ型不純物が注入されて電流を阻止するための
電位障壁が形成されている。そして、この表面ゲート形
ＳＩＴはゲートにバイアスをかけないときはオフ状態で
あり、順バイアスをかけるとゲートから注入されたホー
ルによってチャネル領域２８の電位が下がり、ソースか
らの電子の注入が誘導されてドレイン・ソース間に電子
電流が流れてオン状態となる。
【０００３】
【発明が解決しようとする課題】ところが従来の表面ゲ
ート形ＳＩＴは単位構造の各ソース領域２３に対してそ
のほぼ全面に拡がる１個のソースコンタクト領域が形成
されているためソースコンタクト領域が広く、ゲートか
ら流し込んだホールが速やかにソース電極に流れ出し、
チャネル領域のホール密度が大きくならない。従って、
チャネル領域の電位が下がらず、ソースからの電子の注
入が大きくならず電流増幅率ｈFS（ドレイン電流ＩD と
ゲート電流ＩG との比ＩD ／ＩG ）が小さいという問題
があった。電流増幅率を高くするためゲート領域に囲ま
れたソース領域を２個以上に分割した静電誘導形半導体
装置が先に提案されている（特開平１−２７０２７６号
公報）。しかし、半導体装置の面積を変えずにソース領
域を分割するとソース領域の面積が小さくなり、素子内
部で局所的に電流が集中する虞がある。
ート形ＳＩＴは単位構造の各ソース領域２３に対してそ
のほぼ全面に拡がる１個のソースコンタクト領域が形成
されているためソースコンタクト領域が広く、ゲートか
ら流し込んだホールが速やかにソース電極に流れ出し、
チャネル領域のホール密度が大きくならない。従って、
チャネル領域の電位が下がらず、ソースからの電子の注
入が大きくならず電流増幅率ｈFS（ドレイン電流ＩD と
ゲート電流ＩG との比ＩD ／ＩG ）が小さいという問題
があった。電流増幅率を高くするためゲート領域に囲ま
れたソース領域を２個以上に分割した静電誘導形半導体
装置が先に提案されている（特開平１−２７０２７６号
公報）。しかし、半導体装置の面積を変えずにソース領
域を分割するとソース領域の面積が小さくなり、素子内
部で局所的に電流が集中する虞がある。
【０００４】本発明は前記の問題点に鑑みてなされたも
のであって、その目的は高い電流増幅率を得ることがで
き、しかも素子内部で局所的に電流が集中する虞がない
静電誘導形半導体装置を提供することにある。
のであって、その目的は高い電流増幅率を得ることがで
き、しかも素子内部で局所的に電流が集中する虞がない
静電誘導形半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
め請求項１に記載の発明では、表面ゲートタイプの静電
誘導形半導体装置において、ゲート領域にその周囲を囲
まれた非分割のソース領域に対して、ソース電極を接合
するソースコンタクト領域が複数設けられている。又、
請求項２に記載の発明では、前記ソース領域の表面部に
荷電担体をトンネル注入させるための薄い絶縁膜を設け
た。
め請求項１に記載の発明では、表面ゲートタイプの静電
誘導形半導体装置において、ゲート領域にその周囲を囲
まれた非分割のソース領域に対して、ソース電極を接合
するソースコンタクト領域が複数設けられている。又、
請求項２に記載の発明では、前記ソース領域の表面部に
荷電担体をトンネル注入させるための薄い絶縁膜を設け
た。
【０００６】
【作用】請求項１に記載の発明では、ゲート領域にその
周囲を囲まれた非分割のソース領域に対して複数のソー
スコンタクト領域を設けたことで、ゲートから流れ込ん
だホールがソース電極に流出することが抑制され、さら
に、ソース電極からソース領域に流れる電子がソース領
域内で拡げられることで素子内部における電流の集中が
抑制される。
周囲を囲まれた非分割のソース領域に対して複数のソー
スコンタクト領域を設けたことで、ゲートから流れ込ん
だホールがソース電極に流出することが抑制され、さら
に、ソース電極からソース領域に流れる電子がソース領
域内で拡げられることで素子内部における電流の集中が
抑制される。
【０００７】又、請求項２に記載の発明では、請求項１
に記載の発明の作用に加えて、ソース領域の表面部に荷
電担体をトンネル注入させるための薄い絶縁膜を設けた
ことで、ソース電極へのホールの流出がさらに抑制され
る。
に記載の発明の作用に加えて、ソース領域の表面部に荷
電担体をトンネル注入させるための薄い絶縁膜を設けた
ことで、ソース電極へのホールの流出がさらに抑制され
る。
【０００８】
（実施例１）以下、本発明をｎチャネルの表面ゲート形
ＳＩＴに具体化した第１実施例を図１〜図３に従って説
明する。図１に示すように、ドレイン領域１を構成する
ｎ+ 型のシリコン基板２の上にｎ- 型のエピタキシャル
層３が形成され、エピタキシャル層３の表面にｎ+ のソ
ース領域４と該ソース領域４を囲むようにｐ+ のゲート
領域５が形成されている。そして、その表面にＳｉＯ2
からなる絶縁膜６が形成され、絶縁膜６の上にソース電
極７が形成されている。ソース電極７は絶縁膜６のソー
ス領域４と対応する箇所に形成されたソースコンタクト
領域８においてソース領域４に接合されている。ゲート
領域５はほぼ長円形状を成す領域を囲むように形成さ
れ、その内側に長円形状のソース領域４が形成されてい
る。ソース領域４はその幅Ｗが３μｍ、長さＬが１００
μｍに形成されている。ソースコンタクト領域８は２μ
ｍ×２μｍの大きさで、複数個形成されている。シリコ
ン基板２の裏面に主電流のプラス極が接続されてドレイ
ンＤが形成されている。又、ノーマリオフとするため
に、ソース領域４の下のチャネル領域９にｐ型不純物が
注入されて電流を阻止するための電位障壁が形成されて
いる。
ＳＩＴに具体化した第１実施例を図１〜図３に従って説
明する。図１に示すように、ドレイン領域１を構成する
ｎ+ 型のシリコン基板２の上にｎ- 型のエピタキシャル
層３が形成され、エピタキシャル層３の表面にｎ+ のソ
ース領域４と該ソース領域４を囲むようにｐ+ のゲート
領域５が形成されている。そして、その表面にＳｉＯ2
からなる絶縁膜６が形成され、絶縁膜６の上にソース電
極７が形成されている。ソース電極７は絶縁膜６のソー
ス領域４と対応する箇所に形成されたソースコンタクト
領域８においてソース領域４に接合されている。ゲート
領域５はほぼ長円形状を成す領域を囲むように形成さ
れ、その内側に長円形状のソース領域４が形成されてい
る。ソース領域４はその幅Ｗが３μｍ、長さＬが１００
μｍに形成されている。ソースコンタクト領域８は２μ
ｍ×２μｍの大きさで、複数個形成されている。シリコ
ン基板２の裏面に主電流のプラス極が接続されてドレイ
ンＤが形成されている。又、ノーマリオフとするため
に、ソース領域４の下のチャネル領域９にｐ型不純物が
注入されて電流を阻止するための電位障壁が形成されて
いる。
【０００９】前記のように構成された表面ゲート形ＳＩ
Ｔはソース電極７を形成する際に、絶縁膜６に形成する
ソースコンタクト領域８のパターンを変更するだけで、
その他は全く従来と同様の製造工程により容易に製造で
きる。次に前記の表面ゲート形ＳＩＴの動作を説明す
る。この表面ゲート形ＳＩＴはソース接地でドレインＤ
を＋電位にし、ソース・ドレイン間に順バイアスを印加
した状態で使用され、ゲートがソースと等電位にあると
きはオフ状態にある。ゲートに順バイアスを加えると、
ゲート領域５からチャネル領域９へホールが注入され、
ソース領域４直下部分の電位が下がる。そして、ソース
領域４からの電子の注入が誘導され、ドレイン・ソース
間に電子電流が流れてＳＩＴはオン状態になる。このと
き、ゲート電流ＩG に応じたドレイン電流ＩD を流すこ
とができる。
Ｔはソース電極７を形成する際に、絶縁膜６に形成する
ソースコンタクト領域８のパターンを変更するだけで、
その他は全く従来と同様の製造工程により容易に製造で
きる。次に前記の表面ゲート形ＳＩＴの動作を説明す
る。この表面ゲート形ＳＩＴはソース接地でドレインＤ
を＋電位にし、ソース・ドレイン間に順バイアスを印加
した状態で使用され、ゲートがソースと等電位にあると
きはオフ状態にある。ゲートに順バイアスを加えると、
ゲート領域５からチャネル領域９へホールが注入され、
ソース領域４直下部分の電位が下がる。そして、ソース
領域４からの電子の注入が誘導され、ドレイン・ソース
間に電子電流が流れてＳＩＴはオン状態になる。このと
き、ゲート電流ＩG に応じたドレイン電流ＩD を流すこ
とができる。
【００１０】そして、ゲート電流ＩG を０にする（ゲー
トをソースと等電位に戻す）か、ゲートに逆バイアスを
加えてチャネル領域９のホールを取り去ると、ＳＩＴは
オフ状態に移行する。従来の表面ゲート形ＳＩＴはソー
スコンタクト領域が広いので、ゲートから流し込んだホ
ールが速やかにソース電極に流れ出し、チャネル領域の
ホール密度が大きくなり難い。従って、チャネル領域の
電位が低下し難く、ソースからの電子の注入が多くなら
ず電流増幅率ｈFSが小さい。
トをソースと等電位に戻す）か、ゲートに逆バイアスを
加えてチャネル領域９のホールを取り去ると、ＳＩＴは
オフ状態に移行する。従来の表面ゲート形ＳＩＴはソー
スコンタクト領域が広いので、ゲートから流し込んだホ
ールが速やかにソース電極に流れ出し、チャネル領域の
ホール密度が大きくなり難い。従って、チャネル領域の
電位が低下し難く、ソースからの電子の注入が多くなら
ず電流増幅率ｈFSが小さい。
【００１１】これに対してこの実施例の表面ゲート形Ｓ
ＩＴはソースコンタクト領域８が複数個に分割されて各
ソースコンタクト領域８の面積が狭いので、ソース電極
７へのホールの流出が少なく、少ないホール注入でチャ
ネル領域９のホール密度を大きくすることができる。従
って、チャネル領域の電位が下がってソースからの電子
の注入が多くなり、電流増幅率ｈFSが向上する。
ＩＴはソースコンタクト領域８が複数個に分割されて各
ソースコンタクト領域８の面積が狭いので、ソース電極
７へのホールの流出が少なく、少ないホール注入でチャ
ネル領域９のホール密度を大きくすることができる。従
って、チャネル領域の電位が下がってソースからの電子
の注入が多くなり、電流増幅率ｈFSが向上する。
【００１２】又、ソースコンタクト領域８は分割されて
その面積が狭いが、ソース領域は分割されていないため
面積は広く、ソース電極７から流れ出る電子はソース領
域４を通って拡がって流れるため、素子内部で局所的に
電流が集中することはなく、素子の有効利用が計られて
電流容量の増大が可能となる。さらに、ソースコンタク
ト領域４を分割することによって電流の均一化が計ら
れ、素子発熱も均一化される。又、ソース領域４の面積
が広いため、オン状態のゲート・ソース間電圧ＶGSが小
さくなってドライブ損失が小さくなる。ただし、ソース
コンタクト領域８の面積を小さくするとコンタクト抵抗
が増大するため、実用的にはソースコンタクト領域の面
積としてはソース領域４の面積の５０〜１０％が適当で
ある。
その面積が狭いが、ソース領域は分割されていないため
面積は広く、ソース電極７から流れ出る電子はソース領
域４を通って拡がって流れるため、素子内部で局所的に
電流が集中することはなく、素子の有効利用が計られて
電流容量の増大が可能となる。さらに、ソースコンタク
ト領域４を分割することによって電流の均一化が計ら
れ、素子発熱も均一化される。又、ソース領域４の面積
が広いため、オン状態のゲート・ソース間電圧ＶGSが小
さくなってドライブ損失が小さくなる。ただし、ソース
コンタクト領域８の面積を小さくするとコンタクト抵抗
が増大するため、実用的にはソースコンタクト領域の面
積としてはソース領域４の面積の５０〜１０％が適当で
ある。
【００１３】図３にソース領域４が３μｍ×１００μｍ
のＳＩＴに１個のコンタクト面積が２μｍ×２μｍであ
るソースコンタクト領域を多数設けたときのコンタクト
面積の割合に対する最大電流増幅率の変化を示す。図３
から明らかなように、コンタクト面積の減少に伴って電
流増幅率が増大する。 （実施例２）次に第２実施例を図４に従って説明する。
この実施例ではソース領域４とソース電極７とを直接接
合する代わりに、ソースコンタクト領域８と対応するソ
ース領域４の表面に荷電担体をトンネル注入するための
３０Å程度の薄い絶縁膜（例えば、ＳｉＯ2 ）１０を形
成し、該絶縁膜１０を介してソース領域４とソース電極
７とが接合されている点が前記実施例と異なっており、
その他の構成は同じである。このようにソース領域４と
ソース電極７との間に薄い絶縁膜１０を設けた場合は、
ソース領域４への電子の注入は行われるが、ホールのソ
ース電極への流出が抑制されてチャネル領域９のホール
密度が高くなり、ドレイン電流ＩD が大きくなって前記
実施例の表面ゲート形ＳＩＴに比べ、さらに電流増幅率
ｈFSが向上する。
のＳＩＴに１個のコンタクト面積が２μｍ×２μｍであ
るソースコンタクト領域を多数設けたときのコンタクト
面積の割合に対する最大電流増幅率の変化を示す。図３
から明らかなように、コンタクト面積の減少に伴って電
流増幅率が増大する。 （実施例２）次に第２実施例を図４に従って説明する。
この実施例ではソース領域４とソース電極７とを直接接
合する代わりに、ソースコンタクト領域８と対応するソ
ース領域４の表面に荷電担体をトンネル注入するための
３０Å程度の薄い絶縁膜（例えば、ＳｉＯ2 ）１０を形
成し、該絶縁膜１０を介してソース領域４とソース電極
７とが接合されている点が前記実施例と異なっており、
その他の構成は同じである。このようにソース領域４と
ソース電極７との間に薄い絶縁膜１０を設けた場合は、
ソース領域４への電子の注入は行われるが、ホールのソ
ース電極への流出が抑制されてチャネル領域９のホール
密度が高くなり、ドレイン電流ＩD が大きくなって前記
実施例の表面ゲート形ＳＩＴに比べ、さらに電流増幅率
ｈFSが向上する。
【００１４】なお、本発明は前記両実施例に限定される
ものではなく、例えば、ソースコンタクト領域８をソー
ス領域４の長手方向に延びる形状に分割したり、ｎチャ
ネルのＳＩＴに代えてｐチャネルのＳＩＴに適用しても
よい。この場合ソース及びドレインがｐ型、ゲートがｎ
型となり、ホールが主たるキャリアとなる。
ものではなく、例えば、ソースコンタクト領域８をソー
ス領域４の長手方向に延びる形状に分割したり、ｎチャ
ネルのＳＩＴに代えてｐチャネルのＳＩＴに適用しても
よい。この場合ソース及びドレインがｐ型、ゲートがｎ
型となり、ホールが主たるキャリアとなる。
【００１５】
【発明の効果】以上詳述したように本発明によれば、高
い電流増幅率を得ることができ、しかも素子内部におい
て局所的な電流の集中を抑制することができる。
い電流増幅率を得ることができ、しかも素子内部におい
て局所的な電流の集中を抑制することができる。
【００１６】又、請求項２に記載の発明では、ソース電
極へのホールの流出をさらに少なくでき、電流増幅率を
さらに向上させることができる。
極へのホールの流出をさらに少なくでき、電流増幅率を
さらに向上させることができる。
【図１】第１実施例の表面ゲート形ＳＩＴの斜視図であ
る。
る。
【図２】同じくソース領域、ソースコンタクト領域等の
関係を示す平面図である。
関係を示す平面図である。
【図３】表面ゲート形ＳＩＴの電流増幅率とソース領域
面積に対するソースコンタクト領域面積の割合との関係
を示す図である。
面積に対するソースコンタクト領域面積の割合との関係
を示す図である。
【図４】第２実施例の表面ゲート形ＳＩＴの部分断面図
である。
である。
【図５】従来の表面ゲート形ＳＩＴの斜視図である。
【図６】同じくソース領域、ソースコンタクト領域等の
関係を示す平面図である。
関係を示す平面図である。
４…ソース領域、５…ゲート領域、６，１０…絶縁膜、
７…ソース電極、８…ソースコンタクト領域、９…チャ
ネル領域、Ｄ…ドレイン。
７…ソース電極、８…ソースコンタクト領域、９…チャ
ネル領域、Ｄ…ドレイン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 行彦 愛知県愛知郡長久手町大字長湫字横道41 番地の１株式会社 豊田中央研究所 内 (72)発明者 只野 博 愛知県愛知郡長久手町大字長湫字横道41 番地の１株式会社 豊田中央研究所 内 (56)参考文献 特開 平２−251176（ＪＰ，Ａ) 特開 平１−270276（ＪＰ，Ａ) 特開 平２−251177（ＪＰ，Ａ) 特開 昭62−26849（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/80 H01L 29/812 H01L 21/338
Claims (2)
- 【請求項１】 表面ゲートタイプの静電誘導形半導体装
置において、ゲート領域にその周囲を囲まれた非分割の
ソース領域に対して、ソース電極を接合するソースコン
タクト領域が複数設けられている静電誘導形半導体装
置。 - 【請求項２】 前記ソース領域の表面部に荷電担体をト
ンネル注入させるための薄い絶縁膜を設けた請求項１に
記載の静電誘導形半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03106080A JP3086713B2 (ja) | 1991-05-10 | 1991-05-10 | 静電誘導形半導体装置 |
| US07/877,700 US5304822A (en) | 1991-05-10 | 1992-05-01 | Static induction type semiconductor device with multiple source contact regions |
| DE4215125A DE4215125C2 (de) | 1991-05-10 | 1992-05-08 | Statisches Induktions-Halbleitergerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03106080A JP3086713B2 (ja) | 1991-05-10 | 1991-05-10 | 静電誘導形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04335579A JPH04335579A (ja) | 1992-11-24 |
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