JPS61222177A - シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 - Google Patents
シヨツトキゲ−ト電界効果トランジスタ及びその製造方法Info
- Publication number
- JPS61222177A JPS61222177A JP6287685A JP6287685A JPS61222177A JP S61222177 A JPS61222177 A JP S61222177A JP 6287685 A JP6287685 A JP 6287685A JP 6287685 A JP6287685 A JP 6287685A JP S61222177 A JPS61222177 A JP S61222177A
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- Japan
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- layer
- active layer
- mask
- semiconductor substrate
- dose
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速動作が可能なショットキゲート電界効果ト
ランジスタ及びその製造方法に関するものである。
ランジスタ及びその製造方法に関するものである。
今日、ショットキゲート電界効果トランジスタはマイク
ロ波用回路、超高速論理回路等に広く用いられており、
その高性能化が望まれている。
ロ波用回路、超高速論理回路等に広く用いられており、
その高性能化が望まれている。
第２図はイオン注入法で作成した従来のショットキゲー
ト電界効果トランジスタの一例を示した断面図であり、
２１は半絶縁性半導体基板、２２は動作層、２３は寄生
抵抗低減のための高ドーズ層、２４はソース電極、５は
ゲート電極、２６はドレイン電極である。
ト電界効果トランジスタの一例を示した断面図であり、
２１は半絶縁性半導体基板、２２は動作層、２３は寄生
抵抗低減のための高ドーズ層、２４はソース電極、５は
ゲート電極、２６はドレイン電極である。
同図に示すようなショットキゲート電界効果トランジス
タに於いては、チャネル長ｔ、ｇを短くすることにより
、その相互コンダクタンス９１．電流−電圧特性の向上
、及びゲート容量の低減化を図ることができる。このた
め、従来よりショートチャネル化の研究が盛んに行なわ
れている。しかし、チャネル長Ｌｇを約１μｍ以下にす
ると、所謂ショートチャネル効果が顕在化し、ショット
キゲート電界効果トランジスタの性能向上が頭打ちにな
るばかりか、特性劣化が生じる問題もある。ここで、シ
ョートチャネル効果とはグラジェアルチャネル近似では
説明できない特性を総称するものであり、第２図に示し
た従来例に於いて、ショートチャネル効果が顕在化する
と、動作層２２のドレイン側に高電界が集中し、半絶縁
性半導体基板２１を通って流れる漏電流が増加するため
、ドレインコンタクタンスが増加する、或いは相互コン
ダクタンス９．がチャネル長に反比例して大きくならな
いと言った現象が生じ、この結果、素子の特性が劣化す
る、性能向上が頭打ちになると言った問題が生じる。
タに於いては、チャネル長ｔ、ｇを短くすることにより
、その相互コンダクタンス９１．電流−電圧特性の向上
、及びゲート容量の低減化を図ることができる。このた
め、従来よりショートチャネル化の研究が盛んに行なわ
れている。しかし、チャネル長Ｌｇを約１μｍ以下にす
ると、所謂ショートチャネル効果が顕在化し、ショット
キゲート電界効果トランジスタの性能向上が頭打ちにな
るばかりか、特性劣化が生じる問題もある。ここで、シ
ョートチャネル効果とはグラジェアルチャネル近似では
説明できない特性を総称するものであり、第２図に示し
た従来例に於いて、ショートチャネル効果が顕在化する
と、動作層２２のドレイン側に高電界が集中し、半絶縁
性半導体基板２１を通って流れる漏電流が増加するため
、ドレインコンタクタンスが増加する、或いは相互コン
ダクタンス９．がチャネル長に反比例して大きくならな
いと言った現象が生じ、この結果、素子の特性が劣化す
る、性能向上が頭打ちになると言った問題が生じる。
このような、ショートチャネル効果を防止するために、
第３図の断面図に示す構成を有するショットキゲート電
界効果トランジスタも従来より提案されている。同図に
於いて、２７は動作層ｎと導電型が異なる埋込層であり
、他の第２図と同一符号は同一部分を表している。
第３図の断面図に示す構成を有するショットキゲート電
界効果トランジスタも従来より提案されている。同図に
於いて、２７は動作層ｎと導電型が異なる埋込層であり
、他の第２図と同一符号は同一部分を表している。
第３図に示した構成を採用することにより、半絶縁性半
導体基板２１を流れる漏電流を抑圧し、ショートチャネ
ル効果のない電圧−電流特性を得ることが可能となるが
、第３図に示した従来例に於いても次のような問題点が
あった。即ち、動作層２２と埋込層ｒとの間、高ドーズ
層詔と埋込層２７との間のｐ−ｎ接合に大きな寄住容量
が発生するため、ショットキゲート電界効果トランジス
タの高速動作が阻害される問題があった。
導体基板２１を流れる漏電流を抑圧し、ショートチャネ
ル効果のない電圧−電流特性を得ることが可能となるが
、第３図に示した従来例に於いても次のような問題点が
あった。即ち、動作層２２と埋込層ｒとの間、高ドーズ
層詔と埋込層２７との間のｐ−ｎ接合に大きな寄住容量
が発生するため、ショットキゲート電界効果トランジス
タの高速動作が阻害される問題があった。
本発明は前述の如き問題点を解決したものであり、その
目的はショートチャネル効果による特性の劣化を防止す
ることにある。
目的はショートチャネル効果による特性の劣化を防止す
ることにある。
本発明は前述の如き問題点を解決するため、半導体基板
に不純物のドーピングを行なうことにより形成された動
作層と、前記半導体基板に高ドーズの不純物のドーピン
グを行なうことにより形成された前記動作層と同一導電
型の高ドーズ層と、前記動作層上に形成されたゲート電
極と、前記高ドーズ層上に形成されたソース電極及びド
レイン電極とを備えたショットキゲート電界効果トラン
ジスタに於いて、前記動作層の直下のみに前記動作層と
異なる導電型の埋込層を設けたものである。
に不純物のドーピングを行なうことにより形成された動
作層と、前記半導体基板に高ドーズの不純物のドーピン
グを行なうことにより形成された前記動作層と同一導電
型の高ドーズ層と、前記動作層上に形成されたゲート電
極と、前記高ドーズ層上に形成されたソース電極及びド
レイン電極とを備えたショットキゲート電界効果トラン
ジスタに於いて、前記動作層の直下のみに前記動作層と
異なる導電型の埋込層を設けたものである。
また、本発明は上述した構造のショットキゲート電界効
果トランジスタを得るため、半導体基板に不純物のドー
ピングを行なって動作層を形成し、次いで前記動作層上
にゲート電極パターンに相当する第１のマスク層を形成
し、次いで該第１のマスク層をマスクとして高ドーズの
不純物のドーピングを行なうことにより前記動作層と同
一導電型の高ドーズ層を前記半導体基板に形成し、次い
で前記第１のマスク層と正逆反転した絶縁膜よりなる第
２のマスク層を前記高ドーズ層上に形成し、次いで該第
２のマスク層をマスクとして不純物のドーピングを行な
って前記動作層の直下に前記動作層と導電型の異なる埋
込層を形成し、次いで前記第２のマスク層を用いて前記
動作層上にゲート電極を形成するものである。
果トランジスタを得るため、半導体基板に不純物のドー
ピングを行なって動作層を形成し、次いで前記動作層上
にゲート電極パターンに相当する第１のマスク層を形成
し、次いで該第１のマスク層をマスクとして高ドーズの
不純物のドーピングを行なうことにより前記動作層と同
一導電型の高ドーズ層を前記半導体基板に形成し、次い
で前記第１のマスク層と正逆反転した絶縁膜よりなる第
２のマスク層を前記高ドーズ層上に形成し、次いで該第
２のマスク層をマスクとして不純物のドーピングを行な
って前記動作層の直下に前記動作層と導電型の異なる埋
込層を形成し、次いで前記第２のマスク層を用いて前記
動作層上にゲート電極を形成するものである。
〔作 用〕
動作層の直下に動作層と導電型が異なる埋込層を設けた
ものであるから、チャネル長Ｌｇを短くした場合に於い
ても、半導体基板を通って漏電流が流れることはない。
ものであるから、チャネル長Ｌｇを短くした場合に於い
ても、半導体基板を通って漏電流が流れることはない。
また、動作層直下のみに埋込層を設けたものであるから
、寄生容量を少ないものとすることができる。
、寄生容量を少ないものとすることができる。
また、セルフアライメントに動作層、埋込層を形成する
ものであるから、埋込層を動作層の直下のみに精度良く
形成することができる。
ものであるから、埋込層を動作層の直下のみに精度良く
形成することができる。
第１図（Ａ）〜（Ｇ）は本発明の実施例の断面図であり
、１は例えば半絶縁性ＧａＡｓ結晶基板からなる半導体
基板、２は動作層、３は高ドーズ層、４はソース電極、
５はゲート電極、６はドレイン電極、７は埋込層、８は
阻止膜、９は絶縁膜である。
、１は例えば半絶縁性ＧａＡｓ結晶基板からなる半導体
基板、２は動作層、３は高ドーズ層、４はソース電極、
５はゲート電極、６はドレイン電極、７は埋込層、８は
阻止膜、９は絶縁膜である。
先ず、同図（Ａ）〜（Ｇ）を参照して本発明に係るショ
ットキゲート電界効果トランジスタの製造方法を説明す
る。
ットキゲート電界効果トランジスタの製造方法を説明す
る。
先ず、同図（Ａ）に示すように半導体基板１に動作層２
を形成し、次いで動作層２上にイオン注入の阻止膜８を
形成する。尚、動作層２は例えばＳｉイオンを５０にｅ
Ｖで３×１１０ｌ２ｃ１″″２注入することにより形成
するものであり、また、阻止膜８は通常のフォトリソグ
ラフィ法により形成するものである。
を形成し、次いで動作層２上にイオン注入の阻止膜８を
形成する。尚、動作層２は例えばＳｉイオンを５０にｅ
Ｖで３×１１０ｌ２ｃ１″″２注入することにより形成
するものであり、また、阻止膜８は通常のフォトリソグ
ラフィ法により形成するものである。
次いで、阻止膜８をマスクとしてイオン注入を行ない、
同図（Ｂ）に示すように動作層２と同一導電型の高ドー
ズ層３を形成する。尚、高ドーズ層３の形成は、例えば
Ｓｉイオンを１８０ＫｅＶ″？！１Ｘ１０Ｉ３ｃｔａ−
２注入することにより行なうものである。
同図（Ｂ）に示すように動作層２と同一導電型の高ドー
ズ層３を形成する。尚、高ドーズ層３の形成は、例えば
Ｓｉイオンを１８０ＫｅＶ″？！１Ｘ１０Ｉ３ｃｔａ−
２注入することにより行なうものである。
次いで、同図（Ｃ）に示すように、高ドーズ層３上及び
阻止膜８上に絶縁膜９を形成する。尚、絶縁膜９は、例
えば真空蒸着法を用いてＳｉＯ２を０．７μｍ堆積させ
ることにより形成するものである。
阻止膜８上に絶縁膜９を形成する。尚、絶縁膜９は、例
えば真空蒸着法を用いてＳｉＯ２を０．７μｍ堆積させ
ることにより形成するものである。
次いで、阻止膜８をリフトオフし、同図（Ｄ）に示す形
状を得る。
状を得る。
次いで、絶縁層９をマスクにして半導体基板１に対して
垂直方向から不純物の打込みを行ない、同図（Ｅ）に示
すように動作層２の直下に動作層２と導電型の異なる埋
込層７を形成する。尚、動作層２を前述したようにＳｉ
イオンの打込みにより形成した場合は、例えばＭｇイオ
ンを２００ＫｅＶで５×１Ｑ１２ ｃｍ″″２打込むこ
とにより埋込層７を形成するものである。
垂直方向から不純物の打込みを行ない、同図（Ｅ）に示
すように動作層２の直下に動作層２と導電型の異なる埋
込層７を形成する。尚、動作層２を前述したようにＳｉ
イオンの打込みにより形成した場合は、例えばＭｇイオ
ンを２００ＫｅＶで５×１Ｑ１２ ｃｍ″″２打込むこ
とにより埋込層７を形成するものである。
次いで、アニーリングを行なって打込んだイオンを活性
化し、次いで通常のフォトリソグラフィ技術を用いて絶
縁膜９の一部を除去し、次いで同図（Ｆ）に示すように
絶縁膜９を除去した部分にソース電極４．ドレイン電極
６に相当するオーミック電極を形成する。尚、ソース電
極４．ドレイン電極６は例えばＴｉ／ Ｐｔ／ Ａｕを
用いて構成するものである。
化し、次いで通常のフォトリソグラフィ技術を用いて絶
縁膜９の一部を除去し、次いで同図（Ｆ）に示すように
絶縁膜９を除去した部分にソース電極４．ドレイン電極
６に相当するオーミック電極を形成する。尚、ソース電
極４．ドレイン電極６は例えばＴｉ／ Ｐｔ／ Ａｕを
用いて構成するものである。
そして、最後に、同図（Ｇ）に示すようにゲート電極５
を通常のフォトリソグラフィ法を用いて形成する。尚、
ゲート電極５は例えばＡｕＧｅ／Ａｕを用いて構成する
ものである。
を通常のフォトリソグラフィ法を用いて形成する。尚、
ゲート電極５は例えばＡｕＧｅ／Ａｕを用いて構成する
ものである。
このように、本実施例は半導体基板ｌを通って流れる漏
電流を阻止する埋込層７を動作層２の直下のみに形成し
たものであるから、第３図に示した従来例に比較して動
作層２と埋込層７との間及び高ドーズ層３と埋込層７と
の間のｐ−ｎ接合に寄生する容量を少ないものとするこ
とができ、従って第３図に示した従来例に比較して動作
速度を高速化することができる。特に、埋込層７のキャ
リア濃度を、埋込層７がその領域全体に亘って空乏する
ように、選択することにより、寄生容量を無視できる程
度にすることができる。また、本実施例は高ドーズ層３
とゲート電極５と埋込層７とをセルフアライメントで作
成するものであるから、埋込層７を動作層２の直下のみ
に位置決め精度良く、形成することができる。
電流を阻止する埋込層７を動作層２の直下のみに形成し
たものであるから、第３図に示した従来例に比較して動
作層２と埋込層７との間及び高ドーズ層３と埋込層７と
の間のｐ−ｎ接合に寄生する容量を少ないものとするこ
とができ、従って第３図に示した従来例に比較して動作
速度を高速化することができる。特に、埋込層７のキャ
リア濃度を、埋込層７がその領域全体に亘って空乏する
ように、選択することにより、寄生容量を無視できる程
度にすることができる。また、本実施例は高ドーズ層３
とゲート電極５と埋込層７とをセルフアライメントで作
成するものであるから、埋込層７を動作層２の直下のみ
に位置決め精度良く、形成することができる。
以上説明したように本発明は、半導体基板を通って流れ
る漏電流を阻止する埋込層を動作層の直下のみに設けた
ものであるから、寄生容量を極めて少ないものとするこ
とができ、従って阻止の動作速度を高速化することがで
きる利点がある。また・本発明は埋込層を有し、ショー
トチャネル効果を防止できるものであるから、チャネル
長Ｌｇを短くすることにより、高い電流駆動能力を得る
ことができる利点もある。また、更に、本発明はセルフ
アライメントに動作層、埋込層を形成するものであるか
ら、動作層の直下のみに埋込層を精度良く形成できる利
点もある。
る漏電流を阻止する埋込層を動作層の直下のみに設けた
ものであるから、寄生容量を極めて少ないものとするこ
とができ、従って阻止の動作速度を高速化することがで
きる利点がある。また・本発明は埋込層を有し、ショー
トチャネル効果を防止できるものであるから、チャネル
長Ｌｇを短くすることにより、高い電流駆動能力を得る
ことができる利点もある。また、更に、本発明はセルフ
アライメントに動作層、埋込層を形成するものであるか
ら、動作層の直下のみに埋込層を精度良く形成できる利
点もある。
第１図（Ａ）〜（Ｇ）は本発明の実施例の断面図、第２
図、第３図はそれぞれ異なる従来例の断面図である。 １は半導体基板、２．２２は動作層、３．２３は高ドー
ズ層、４．２４はソース電極、５，２５はゲート電極、
６．２６はドレイン電極、７．２７は埋込層、８は阻止
膜、９は絶縁膜、２１は半絶縁性半導体基板である。
図、第３図はそれぞれ異なる従来例の断面図である。 １は半導体基板、２．２２は動作層、３．２３は高ドー
ズ層、４．２４はソース電極、５，２５はゲート電極、
６．２６はドレイン電極、７．２７は埋込層、８は阻止
膜、９は絶縁膜、２１は半絶縁性半導体基板である。
Claims (2)
- （１）半導体基板に不純物のドーピングを行なうことに
より形成された動作層と、 前記半導体基板に高ドーズの不純物のドーピングを行な
うことにより形成された前記動作層と同一導電型の高ド
ーズ層と、 前記動作層上に形成されたゲート電極と、 前記高ドーズ層上に形成されたソース電極及びドレイン
電極とを備えたショットキゲート電界効果トランジスタ
に於いて、 前記動作層の直下のみに前記動作層と異なる導電型の埋
込層を設けたことを特徴とするショットキゲート電界効
果トランジスタ。 - （２）半導体基板に不純物のドーピングを行なって動作
層を形成し、 次いで前記動作層上にゲート電極パターンに相当する第
１のマスク層を形成し、 次いで該第１のマスク層をマスクとして高ドーズの不純
物のドーピングを行なうことにより前記動作層と同一導
電型の高ドーズ層を前記半導体基板に形成し、 次いで前記第１のマスク層と正逆反転した絶縁膜よりな
る第２のマスク層を前記高ドーズ層上に形成し、 次いで該第２のマスク層をマスクとして不純物のドーピ
ングを行なって前記動作層の直下に前記動作層と導電型
の異なる埋込層を形成し、 次いで前記第２のマスク層を用いて前記動作層上にゲー
ト電極を形成することを特徴とするショットキゲート電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287685A JPS61222177A (ja) | 1985-03-27 | 1985-03-27 | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287685A JPS61222177A (ja) | 1985-03-27 | 1985-03-27 | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61222177A true JPS61222177A (ja) | 1986-10-02 |
Family
ID=13212904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6287685A Pending JPS61222177A (ja) | 1985-03-27 | 1985-03-27 | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61222177A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206884A (ja) * | 1986-03-07 | 1987-09-11 | Toshiba Corp | 電界効果型半導体装置及びその製造方法 |
| JPH01500550A (ja) * | 1986-06-12 | 1989-02-23 | フォード ミクロエレクトロニクス インコーポレーテッド | 自己整合性ｍｅｓｆｅｔの製造方法 |
| US5672890A (en) * | 1994-09-14 | 1997-09-30 | Sumitomo Electric Industries | Field effect transistor with lightly doped drain regions |
-
1985
- 1985-03-27 JP JP6287685A patent/JPS61222177A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206884A (ja) * | 1986-03-07 | 1987-09-11 | Toshiba Corp | 電界効果型半導体装置及びその製造方法 |
| JPH01500550A (ja) * | 1986-06-12 | 1989-02-23 | フォード ミクロエレクトロニクス インコーポレーテッド | 自己整合性ｍｅｓｆｅｔの製造方法 |
| US5672890A (en) * | 1994-09-14 | 1997-09-30 | Sumitomo Electric Industries | Field effect transistor with lightly doped drain regions |
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