JPH027571A - 半導体装置 - Google Patents
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- JPH027571A JPH027571A JP15831788A JP15831788A JPH027571A JP H027571 A JPH027571 A JP H027571A JP 15831788 A JP15831788 A JP 15831788A JP 15831788 A JP15831788 A JP 15831788A JP H027571 A JPH027571 A JP H027571A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置に係り、特にＭＯＳＦＥＴと等価
の電圧駆動型の半導体装置に係る。
の電圧駆動型の半導体装置に係る。
（従来の技術）
従来の電圧駆動型トランジスタとしては、例えば第９図
に示されている如く、主としてパワーデバイスとして用
いられる縦型ｎ−チャネルＭＯ８ＦＥＴ （ＭＯ８電界
効果トランジスタ）が知られている。
に示されている如く、主としてパワーデバイスとして用
いられる縦型ｎ−チャネルＭＯ８ＦＥＴ （ＭＯ８電界
効果トランジスタ）が知られている。
第９図に示されている如く、縦型ｎ−チャネルＭＯ８Ｆ
ＥＴは、ｎ−型ドレイン領域１と、ｐ型チャネル領域２
と、ｎ 型ソース領域３と、ゲート酸化膜４によって被
覆されたゲート電極５と、ソース電極６と、ドレイン電
極７とを有しており、ゲート電極５はゲート酸化膜Ａを
介してドレイン領域１とチャネル領域２とソース領域３
とを横切って延在し、ソース電極６はチャネル領域２と
ソース領域３とに接続されている。この種のＭＯＳＦＥ
Ｔは、−船釣にはソース電極６を接地され、ドレイン電
極７に正の電圧を印加されて使用される。
ＥＴは、ｎ−型ドレイン領域１と、ｐ型チャネル領域２
と、ｎ 型ソース領域３と、ゲート酸化膜４によって被
覆されたゲート電極５と、ソース電極６と、ドレイン電
極７とを有しており、ゲート電極５はゲート酸化膜Ａを
介してドレイン領域１とチャネル領域２とソース領域３
とを横切って延在し、ソース電極６はチャネル領域２と
ソース領域３とに接続されている。この種のＭＯＳＦＥ
Ｔは、−船釣にはソース電極６を接地され、ドレイン電
極７に正の電圧を印加されて使用される。
ゲート電極５に電圧が印加されていない状態に於ては、
ドレイン領域１とチャネル領域２との接合が逆方向バイ
アスされてトレイン領域１とソース領域３との間に電流
は流れない。一方ゲート電極４に所要の正電圧が印加さ
れると、ゲート電極４直下のチャネル領域２の表層部に
反転層２Ｃが生じ、該反転層を通って電子がソース領域
３よりドレイン領域１へ流れるようになる。
ドレイン領域１とチャネル領域２との接合が逆方向バイ
アスされてトレイン領域１とソース領域３との間に電流
は流れない。一方ゲート電極４に所要の正電圧が印加さ
れると、ゲート電極４直下のチャネル領域２の表層部に
反転層２Ｃが生じ、該反転層を通って電子がソース領域
３よりドレイン領域１へ流れるようになる。
上述の如く、ＭＯＳＦＥＴは、ゲート電圧の変化により
素子を駆動する、いわゆる電圧駆動型の素子であり、バ
イポーラトランジスタが電流駆動型の素子であるのと比
べ、低エネルギ且つ高速度にて駆動することができる素
子として広く利用されている。
素子を駆動する、いわゆる電圧駆動型の素子であり、バ
イポーラトランジスタが電流駆動型の素子であるのと比
べ、低エネルギ且つ高速度にて駆動することができる素
子として広く利用されている。
（発明が解決しようとする課題）
しかし、上述の如きＭＯＳＦＥＴも幾つかの問題点を含
んでいる。
んでいる。
その一つは、第９図に示されている如く、該素子はドレ
イン領域１とチャネル領域２とソース領域３とからなる
ｎｐｎ）ランリスタを寄生素子として有していることで
あり、ゲート電極５に電圧が印加されないオフ状態のと
きに、サージ等の異常電圧上昇により、ドレイン領域１
とチャネル領域２とにより形成されるｐｎ接合がアバラ
ンシェ降伏をすると、前記寄生トランジスタのベースに
相当するチャネル領域２に正孔電流が流れ、前記寄生ト
ランジスタが作動して電流が正しく制御されなくなる虞
れがある。
イン領域１とチャネル領域２とソース領域３とからなる
ｎｐｎ）ランリスタを寄生素子として有していることで
あり、ゲート電極５に電圧が印加されないオフ状態のと
きに、サージ等の異常電圧上昇により、ドレイン領域１
とチャネル領域２とにより形成されるｐｎ接合がアバラ
ンシェ降伏をすると、前記寄生トランジスタのベースに
相当するチャネル領域２に正孔電流が流れ、前記寄生ト
ランジスタが作動して電流が正しく制御されなくなる虞
れがある。
従来型のＭＯＳＦＥＴのもう一つの問題は、ＭＯＳＦＥ
Ｔは、基本的には、チャネル領域の一部に反転層（チャ
ネル）という狭い領域を作ってキャリアを流すため、比
較的大きいチャネル抵抗が存在することである。このチ
ャネル抵抗の存在がＭＯＳＦＥＴのオン抵抗を下げるこ
とができない一つの原因となっている。
Ｔは、基本的には、チャネル領域の一部に反転層（チャ
ネル）という狭い領域を作ってキャリアを流すため、比
較的大きいチャネル抵抗が存在することである。このチ
ャネル抵抗の存在がＭＯＳＦＥＴのオン抵抗を下げるこ
とができない一つの原因となっている。
（発明の目的）
本発明は、従来のＭＯＳＦＥＴに於ける上述の如き問題
点に鑑み、高耐圧且つ低オン抵抗で、しかも高電流密度
の電圧駆動型の半導体装置を提供することを目的として
いる。
点に鑑み、高耐圧且つ低オン抵抗で、しかも高電流密度
の電圧駆動型の半導体装置を提供することを目的として
いる。
（課題を解決するための手段）
上述の如き目的は、本発明によれば、逆方向バイアスさ
れたショットキー接合のエネルギ障壁の厚さをゲーｔ・
電極よりの電界により変調し、トンネル現象を制御する
ことにより主電流を制御するよう構成された半導体装置
によって達成され、この半導体装置は、第一導電型の半
導体基体と、前記半導体基体にショットキー接合された
金属電極と、前記半導体基体と前記金属電極との間のシ
ョットキー接合面に隣接して絶縁層を介して配置された
ゲート電極とを有し、前記ゲート電極にショットキー接
合の逆方向バイアス状態を強化する電圧が選択的に印加
されることによりショットキー接合とゲート電極とから
構成されていることを特徴としている。
れたショットキー接合のエネルギ障壁の厚さをゲーｔ・
電極よりの電界により変調し、トンネル現象を制御する
ことにより主電流を制御するよう構成された半導体装置
によって達成され、この半導体装置は、第一導電型の半
導体基体と、前記半導体基体にショットキー接合された
金属電極と、前記半導体基体と前記金属電極との間のシ
ョットキー接合面に隣接して絶縁層を介して配置された
ゲート電極とを有し、前記ゲート電極にショットキー接
合の逆方向バイアス状態を強化する電圧が選択的に印加
されることによりショットキー接合とゲート電極とから
構成されていることを特徴としている。
（実施例の説明）
以下に添付の図を参照して本発明を実施例について詳細
に説明する。
に説明する。
第１図は本発明による半導体装置の一つの実施例を示し
ている。第１図に於て、１０は第一導電型の半導体基体
をなすシリコン製のｎ型ドレイン領域を、１２はアルミ
ニウムの如くシリコンとショットキー接合する金属によ
り構成されて金属電極をなすソース電極を、１４はゲー
ト電極を、１６はゲート電極１４を被覆する絶縁酸化膜
を、１８はドレイン電極を各々示している。
ている。第１図に於て、１０は第一導電型の半導体基体
をなすシリコン製のｎ型ドレイン領域を、１２はアルミ
ニウムの如くシリコンとショットキー接合する金属によ
り構成されて金属電極をなすソース電極を、１４はゲー
ト電極を、１６はゲート電極１４を被覆する絶縁酸化膜
を、１８はドレイン電極を各々示している。
ドレイン領域１０とソース電極１２とは互いに接合する
表面にてショットキー接合され、該両者間にはショット
キー接合面２０が存在している。
表面にてショットキー接合され、該両者間にはショット
キー接合面２０が存在している。
ゲート電極１４は、絶縁酸化、１６と共にソース電極１
２を横切り、更にはショットキー接合面２０を貫通して
延在して、その一部はドレイン領域１０内に突出してい
る。
２を横切り、更にはショットキー接合面２０を貫通して
延在して、その一部はドレイン領域１０内に突出してい
る。
絶縁酸化膜１６は、ドレイン領域１０を構成するシリコ
ンに対し充分な電界が作用するためには薄い方が良く、
これに対しソース電極１２とゲート電極１４との間の絶
縁耐圧を得るためには厚い方が良く、これらのことから
、この絶縁酸化膜１６は、上述の二つの要件を各々適宜
に満たすべく、適当な厚さ（例えば２００人〜５００人
）に設定されていればよい。
ンに対し充分な電界が作用するためには薄い方が良く、
これに対しソース電極１２とゲート電極１４との間の絶
縁耐圧を得るためには厚い方が良く、これらのことから
、この絶縁酸化膜１６は、上述の二つの要件を各々適宜
に満たすべく、適当な厚さ（例えば２００人〜５００人
）に設定されていればよい。
上述の如き構成よりなる本発明の半導体装置は、ソース
電極１２を接地され、ドレイン電極１８に正の電圧ＶＯ
５を印加されて使用される。
電極１２を接地され、ドレイン電極１８に正の電圧ＶＯ
５を印加されて使用される。
上述の如き使用状態下にてゲート電極１４が接地されて
いると、この素子の特性は通常のショットキーダイオー
ドの逆方向バイアス特性と同じである。このことからド
レイン電圧Ｖｏｓが充分に高い電圧ＶＢになるまでは、
ドレイン領域１０とソ−スミ極１２との間にて電流は流
れず、ドレイン電圧Ｖｏｓが高い電圧ＶＢ以上になると
、トンネル現象によりドレイン領域１０とソース電極１
２との間にて急激に電流が流れ始める。ドレイン領域１
０を構成するシリコンの不純物濃度が比較的低度である
と、上述の如きトンネル現象が生じる以前に於て、成る
電圧にてアバランシェ降伏が生じ、ドレイン領域１０と
ソース電極１２との間にて電流が流れ始める。
いると、この素子の特性は通常のショットキーダイオー
ドの逆方向バイアス特性と同じである。このことからド
レイン電圧Ｖｏｓが充分に高い電圧ＶＢになるまでは、
ドレイン領域１０とソ−スミ極１２との間にて電流は流
れず、ドレイン電圧Ｖｏｓが高い電圧ＶＢ以上になると
、トンネル現象によりドレイン領域１０とソース電極１
２との間にて急激に電流が流れ始める。ドレイン領域１
０を構成するシリコンの不純物濃度が比較的低度である
と、上述の如きトンネル現象が生じる以前に於て、成る
電圧にてアバランシェ降伏が生じ、ドレイン領域１０と
ソース電極１２との間にて電流が流れ始める。
従って、本発明による半導体装置は、ドレイン電圧Ｖ。
Ｓを比較的高い電圧Ｖａ以下に保ち、この状態にてゲー
ト電極１４に選択的に正電圧が印加されることによりド
レイン領域１０とソース電極１２との間の電流制御を行
う。
ト電極１４に選択的に正電圧が印加されることによりド
レイン領域１０とソース電極１２との間の電流制御を行
う。
ゲート電極１４に正電圧が印加されると、ショットキー
接合面２０のうちゲート電極１４に隣接する領域Ｓに、
第２図に示されている如く、局部的に強い電界が作用し
、電界集中によりショットキー接合面２０がなす障壁層
の見掛は上の厚さが薄くなり、これによりドレイン電圧
Ｖｏｓが所定″電圧Ｖｎ以下であってもトンネル現象が
生じてドレイン領域１０とソース電極１２との間にて電
流が流れ始める。第１図に於けるＡ−Ａ’は、絶縁酸化
、［１６に平行してショッｌ−キー接合面２０を横切り
且つ絶縁酸化膜１６より僅かに離れた線領域である。
接合面２０のうちゲート電極１４に隣接する領域Ｓに、
第２図に示されている如く、局部的に強い電界が作用し
、電界集中によりショットキー接合面２０がなす障壁層
の見掛は上の厚さが薄くなり、これによりドレイン電圧
Ｖｏｓが所定″電圧Ｖｎ以下であってもトンネル現象が
生じてドレイン領域１０とソース電極１２との間にて電
流が流れ始める。第１図に於けるＡ−Ａ’は、絶縁酸化
、［１６に平行してショッｌ−キー接合面２０を横切り
且つ絶縁酸化膜１６より僅かに離れた線領域である。
第３−１図、第３−２図は、この線領域Ａ−Ａ′のエネ
ルギバンド図を示している。第３−１図に於て、実線は
該デバイスに所定電圧Ｖａ以下のドレイン電圧■Ｄｓを
印加しくＶＢ ＜Ｖｏｓ＜ Ｏ）、ゲート電極１４を接
地した時の状態を示し、破線はゲート電極１４に正電圧
を印加した時の状態を示している。
ルギバンド図を示している。第３−１図に於て、実線は
該デバイスに所定電圧Ｖａ以下のドレイン電圧■Ｄｓを
印加しくＶＢ ＜Ｖｏｓ＜ Ｏ）、ゲート電極１４を接
地した時の状態を示し、破線はゲート電極１４に正電圧
を印加した時の状態を示している。
動作状態ではドレイン電圧Ｖｏｓがゲート電圧ＶＧより
低くなり、ゲート電極１４の周辺に蓄積層が形成される
場合がある。この時には、ショットキー接合面２０のう
ちゲート電極１４に隣接する電界集中領域は、ここに蓄
積された電宇によりショットキー接合面２０の障壁層の
厚さが狭められてＩ・ンネル電流が流れ続けるようにな
る。これによりゲート電極１４の周辺の蓄積層はソース
電極１２の電位と同電位になり、ドレイン領域１０がゲ
ート電極１４より低電位になっても電流は流れ続ける。
低くなり、ゲート電極１４の周辺に蓄積層が形成される
場合がある。この時には、ショットキー接合面２０のう
ちゲート電極１４に隣接する電界集中領域は、ここに蓄
積された電宇によりショットキー接合面２０の障壁層の
厚さが狭められてＩ・ンネル電流が流れ続けるようにな
る。これによりゲート電極１４の周辺の蓄積層はソース
電極１２の電位と同電位になり、ドレイン領域１０がゲ
ート電極１４より低電位になっても電流は流れ続ける。
この時のエネルギバンド図は第３−２図に示されている
。
。
電界集中によりショットキー接合面２０がなす障壁層の
厚さが薄くなって電流が流れる領域は数七人の領域であ
るが、ゲート電極１４に充分な電圧を印加するか或いは
ゲート構造が微細化されれば、充分低いオン抵抗の素子
が実現される。模式的な素子の電流電圧特性は第４図に
示されている。
厚さが薄くなって電流が流れる領域は数七人の領域であ
るが、ゲート電極１４に充分な電圧を印加するか或いは
ゲート構造が微細化されれば、充分低いオン抵抗の素子
が実現される。模式的な素子の電流電圧特性は第４図に
示されている。
尚、第４図に於て、Ｖａがゲート電圧である。
次に本発明による半導体装置が使用しているショットキ
ー接合の特性について第５−１図〜第５−４図を用いて
詳細に説明する。
ー接合の特性について第５−１図〜第５−４図を用いて
詳細に説明する。
第５−１図はドレイン領域１０をなすｎ型シリコンとソ
ース電極１２をなす金属とのショットキー接合部のエネ
ルギバンド構造を示している。金属電極とｎ型シリコン
との接合面には、該両者の仕事関数の違いからエネルギ
障壁φＢが存在する。
ース電極１２をなす金属とのショットキー接合部のエネ
ルギバンド構造を示している。金属電極とｎ型シリコン
との接合面には、該両者の仕事関数の違いからエネルギ
障壁φＢが存在する。
電子電流は金属側を正電位にバイアスされると、第５−
２図に示されている如く、シリコン側より金属側へ流れ
る。これに対し逆方向バイアスが掛けられると、金属側
の電子はエネルギ障壁φＢを越えることができず、第５
−３図に示されている如く、電流は殆ど流れない。しか
し、充分に大きい逆方向バイアスが掛けられると、第５
−４図に示されている如く、エネルギ障壁の厚さが薄く
なり、トンネル現象により電流が流れる。巨視的範囲に
て電流が流れ出す条件は、第５−４図中のエネルギ障壁
、換言すればショットキー障壁の厚さｄ、即ち、エネル
ギバンド図の接合の位置から半導体の電界によって傾い
た伝導帯の下端の線とフェルミ準位が交差する位置する
位置までの距離がおおよそ１００人程度になることであ
る。
２図に示されている如く、シリコン側より金属側へ流れ
る。これに対し逆方向バイアスが掛けられると、金属側
の電子はエネルギ障壁φＢを越えることができず、第５
−３図に示されている如く、電流は殆ど流れない。しか
し、充分に大きい逆方向バイアスが掛けられると、第５
−４図に示されている如く、エネルギ障壁の厚さが薄く
なり、トンネル現象により電流が流れる。巨視的範囲に
て電流が流れ出す条件は、第５−４図中のエネルギ障壁
、換言すればショットキー障壁の厚さｄ、即ち、エネル
ギバンド図の接合の位置から半導体の電界によって傾い
た伝導帯の下端の線とフェルミ準位が交差する位置する
位置までの距離がおおよそ１００人程度になることであ
る。
次に第１図に示された構造を有する本発明による半導体
装置の製造方法の一例を第６−１図〜第６−４図を用い
て説明する。
装置の製造方法の一例を第６−１図〜第６−４図を用い
て説明する。
先ず、第６−１図に示されている如く、ドレイン領域１
０をなすｎ型シリコン半導体基体の表面に縦溝Ｃを形成
し、これの表面部を酸化してゲート酸化膜（絶縁酸化膜
）１６を形成する。次に縦溝Ｃが埋るように、導電性多
結晶シリコンの堆積層Ｐを形成する。次に多結晶シリコ
ン堆積層Ｐをエツチングし、第６−２図に示されている
如く、縦溝Ｃ内にのみその堆積層Ｐが残存するようにす
る。この堆積層Ｐがゲート電極１４となる。次に多結晶
シリコン堆積層Ｐの表面を酸化する。多結晶シリコンの
酸化レートはドレイン領域１０をなす単結晶シリコンの
それより速いから、第６−２図に示されている如き構造
のものを酸化して引続き酸化膜をエツチングすると、第
６−３図に示されている如く、多結晶シリコンの堆積層
Ｐ上にのみ酸化膜が存在し、周辺にてはシリコンが露出
するようになる。そしてこの周辺のシリコン、即ちドレ
イン領域１０をなすｎ型シリコン半導体基体をエツチン
グし、第６−４図の構造とする。この上からショットキ
ー接合する金属を形成し、これにより第１図に示されて
いる如き構造を有する半導体装置が得られる。なお、本
構造を複数並列に集積化すれば大きな電流を流すことも
できる。
０をなすｎ型シリコン半導体基体の表面に縦溝Ｃを形成
し、これの表面部を酸化してゲート酸化膜（絶縁酸化膜
）１６を形成する。次に縦溝Ｃが埋るように、導電性多
結晶シリコンの堆積層Ｐを形成する。次に多結晶シリコ
ン堆積層Ｐをエツチングし、第６−２図に示されている
如く、縦溝Ｃ内にのみその堆積層Ｐが残存するようにす
る。この堆積層Ｐがゲート電極１４となる。次に多結晶
シリコン堆積層Ｐの表面を酸化する。多結晶シリコンの
酸化レートはドレイン領域１０をなす単結晶シリコンの
それより速いから、第６−２図に示されている如き構造
のものを酸化して引続き酸化膜をエツチングすると、第
６−３図に示されている如く、多結晶シリコンの堆積層
Ｐ上にのみ酸化膜が存在し、周辺にてはシリコンが露出
するようになる。そしてこの周辺のシリコン、即ちドレ
イン領域１０をなすｎ型シリコン半導体基体をエツチン
グし、第６−４図の構造とする。この上からショットキ
ー接合する金属を形成し、これにより第１図に示されて
いる如き構造を有する半導体装置が得られる。なお、本
構造を複数並列に集積化すれば大きな電流を流すことも
できる。
第７図及び第８図は各々本発明による半導体装置の他の
実施例を示している。尚、第７図及び第８図に於て、第
１図に対応する部分は第１図に付した符号と同一の符号
により示されている。
実施例を示している。尚、第７図及び第８図に於て、第
１図に対応する部分は第１図に付した符号と同一の符号
により示されている。
第７図に示された実施例に於ては、ゲート電極１４がシ
ョットキー接合面２０上に延在して設けられている。こ
の場合には、ゲート電極１４がドレイン領域１０内に突
入していないことがら、第１図に示されたものより製造
が容易になる。尚、この場合、図にてＳにて示されてい
る局部領域にて、金属電極（ソース電極）１２をゲート
電極１４の絶縁酸化膜１６の側壁の厚さ程度に沈下させ
、ショットキー接合面２０を酸化絶縁膜１６の直下に形
成すると効果的である。
ョットキー接合面２０上に延在して設けられている。こ
の場合には、ゲート電極１４がドレイン領域１０内に突
入していないことがら、第１図に示されたものより製造
が容易になる。尚、この場合、図にてＳにて示されてい
る局部領域にて、金属電極（ソース電極）１２をゲート
電極１４の絶縁酸化膜１６の側壁の厚さ程度に沈下させ
、ショットキー接合面２０を酸化絶縁膜１６の直下に形
成すると効果的である。
第８図に示された実施例に於ては、第１図に示された実
施例のものに於て、そのドレイン領域１０の下部に、即
ち、トレイン領域１０とドレイン電極１８との間に、更
にｐ型アノード領域２２が付加されている。
施例のものに於て、そのドレイン領域１０の下部に、即
ち、トレイン領域１０とドレイン電極１８との間に、更
にｐ型アノード領域２２が付加されている。
この構造によれば、半導体装置のオン状態の時に、ｐ型
アノード領域２２からドレイン領域１０に正孔の注入が
生じ、伝導度変調効果により、更に低いオン抵抗の半導
体装置が得られるようになる。更に、この場合には従来
の伝導度変調型のＭＯＳＦＥＴ （ＩＧＢＧ）で問題と
なる寄生サイリスタが存在しないので、ラッチアップ現
象が起らないという利点もある。
アノード領域２２からドレイン領域１０に正孔の注入が
生じ、伝導度変調効果により、更に低いオン抵抗の半導
体装置が得られるようになる。更に、この場合には従来
の伝導度変調型のＭＯＳＦＥＴ （ＩＧＢＧ）で問題と
なる寄生サイリスタが存在しないので、ラッチアップ現
象が起らないという利点もある。
（発明の効果）
上述の如き構成よりなる本発明による半導体装置に於て
は、ＭＯＳＦＥＴに於ける如きチャネルが存在しないの
で、その分だけオン抵抗が低くなり、しかも電圧駆動型
素子としてＭＯＳＦＥＴとまったく同じ取扱いを受ける
ことができる。また、ノーマリオフ型のデバイスであり
、電流電圧特性は三極真空管に類似している。
は、ＭＯＳＦＥＴに於ける如きチャネルが存在しないの
で、その分だけオン抵抗が低くなり、しかも電圧駆動型
素子としてＭＯＳＦＥＴとまったく同じ取扱いを受ける
ことができる。また、ノーマリオフ型のデバイスであり
、電流電圧特性は三極真空管に類似している。
本発明による半導体装置に於ては、基本となる素子構造
を製作するに際して、拡散工程が必要でなく、その製造
工程が簡単であり、更には他の素子構造に比べ微細化に
関する制約が少ない。
を製作するに際して、拡散工程が必要でなく、その製造
工程が簡単であり、更には他の素子構造に比べ微細化に
関する制約が少ない。
また本発明による半導体装置は、基本的には寄生素子を
含まないことを鼓大の特徴としており、これにより誤作
動することが確実に回避されるようになる。
含まないことを鼓大の特徴としており、これにより誤作
動することが確実に回避されるようになる。
第１図は本発明による半導体装置の一つの実施例を示す
断面図、第２図は第１図の局部領域Ｓの部分を拡大して
示す断面図、第３−１図及び第３−２図は各々第２図に
於ける線領域Ａ−Ａ’に沿ったエネルギバンド図、第４
図は第１図に示された本発明による半導体装置に於ける
模式的な電流電圧特性を示すグラフ、第５−１図〜第５
−４図は各々ｎ型シリコンと金属電極とによるショット
キー接合のエネルギバンド構造を示す概念図、第６−１
図〜第６−４図は第１図に示された本発明による半導体
の製造工程の一例を示す製造工程図、第７図、第８図は
各々本発明による半導体装置の他の実施例を示す断面図
および第９図は従来から知られている代表的な縦型ｎ−
チャネルＭＯ３ＦＥＴの構造を示す断面図である。 １・・・ドレイン領域 ２・・・チャネル領域 ３・・・ソース領域 ４・・・ゲート酸化膜 ５・・・ゲート電極 ６・・・ソース電極 ７・・・ドレイン電極 １０・・・ｎ型ドレイン領域 １２・・・ソース電極（金属電極） １４・・・ゲート電極 １６・・・絶縁酸化膜 １８・・・ドレイン電極 ２０・・・ショットキー接合面 ２２・・・ｐ型アノード領域 特許出願人 日産自動車株式会社
断面図、第２図は第１図の局部領域Ｓの部分を拡大して
示す断面図、第３−１図及び第３−２図は各々第２図に
於ける線領域Ａ−Ａ’に沿ったエネルギバンド図、第４
図は第１図に示された本発明による半導体装置に於ける
模式的な電流電圧特性を示すグラフ、第５−１図〜第５
−４図は各々ｎ型シリコンと金属電極とによるショット
キー接合のエネルギバンド構造を示す概念図、第６−１
図〜第６−４図は第１図に示された本発明による半導体
の製造工程の一例を示す製造工程図、第７図、第８図は
各々本発明による半導体装置の他の実施例を示す断面図
および第９図は従来から知られている代表的な縦型ｎ−
チャネルＭＯ３ＦＥＴの構造を示す断面図である。 １・・・ドレイン領域 ２・・・チャネル領域 ３・・・ソース領域 ４・・・ゲート酸化膜 ５・・・ゲート電極 ６・・・ソース電極 ７・・・ドレイン電極 １０・・・ｎ型ドレイン領域 １２・・・ソース電極（金属電極） １４・・・ゲート電極 １６・・・絶縁酸化膜 １８・・・ドレイン電極 ２０・・・ショットキー接合面 ２２・・・ｐ型アノード領域 特許出願人 日産自動車株式会社
Claims (1)
- １、第一導電型の半導体基体と、前記半導体基体にショ
ットキー接合する金属電極と、前記半導体基体と前記金
属電極とのショットキー接合部に隣接して絶縁層を介し
て配設されたゲート電極とから構成されていることを特
徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15831788A JPH027571A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置 |
| EP19890111707 EP0348916A3 (en) | 1988-06-27 | 1989-06-27 | Mosfet equivalent voltage drive semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15831788A JPH027571A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027571A true JPH027571A (ja) | 1990-01-11 |
Family
ID=15668993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15831788A Pending JPH027571A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0348916A3 (ja) |
| JP (1) | JPH027571A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334997A (ja) * | 2001-05-08 | 2002-11-22 | Shindengen Electric Mfg Co Ltd | Ｍｏｓトレンチを有するショットキー障壁整流装置及びその製造方法 |
| CN102163552A (zh) * | 2010-02-23 | 2011-08-24 | 富士电机系统株式会社 | 半导体元件的制造方法 |
| JP2011198938A (ja) * | 2010-03-18 | 2011-10-06 | Toshiba Corp | トランジスタ |
| JP2012231108A (ja) * | 2011-04-25 | 2012-11-22 | Samsung Electro-Mechanics Co Ltd | 窒化物半導体素子及びその製造方法 |
| JP2021132195A (ja) * | 2020-02-18 | 2021-09-09 | 株式会社東芝 | 半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3039967B2 (ja) * | 1990-08-03 | 2000-05-08 | 株式会社日立製作所 | 半導体装置 |
| US6433396B1 (en) * | 1999-10-05 | 2002-08-13 | International Rectifier Corporation | Trench MOSFET with integrated schottky device and process for its manufacture |
| US9722059B2 (en) | 2015-08-21 | 2017-08-01 | Infineon Technologies Ag | Latch-up free power transistor |
| EP3255676A1 (en) * | 2016-06-09 | 2017-12-13 | ABB Schweiz AG | Vertical power semiconductor device and method for operating such a device |
| CN112614889A (zh) * | 2020-12-16 | 2021-04-06 | 西安电子科技大学 | 基于纵向肖特基源隧穿结的全垂直场效应晶体管及方法 |
| CN112599603A (zh) * | 2020-12-16 | 2021-04-02 | 西安电子科技大学 | 基于纵向肖特基源隧穿结的准垂直场效应晶体管及方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2111745B (en) * | 1981-12-07 | 1985-06-19 | Philips Electronic Associated | Insulated-gate field-effect transistors |
| US4485550A (en) * | 1982-07-23 | 1984-12-04 | At&T Bell Laboratories | Fabrication of schottky-barrier MOS FETs |
| JPS6116574A (ja) * | 1984-07-03 | 1986-01-24 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| JPS6180857A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Ltd | 半導体スイツチング装置 |
-
1988
- 1988-06-27 JP JP15831788A patent/JPH027571A/ja active Pending
-
1989
- 1989-06-27 EP EP19890111707 patent/EP0348916A3/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334997A (ja) * | 2001-05-08 | 2002-11-22 | Shindengen Electric Mfg Co Ltd | Ｍｏｓトレンチを有するショットキー障壁整流装置及びその製造方法 |
| CN102163552A (zh) * | 2010-02-23 | 2011-08-24 | 富士电机系统株式会社 | 半导体元件的制造方法 |
| JP2011176026A (ja) * | 2010-02-23 | 2011-09-08 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
| JP2011198938A (ja) * | 2010-03-18 | 2011-10-06 | Toshiba Corp | トランジスタ |
| JP2012231108A (ja) * | 2011-04-25 | 2012-11-22 | Samsung Electro-Mechanics Co Ltd | 窒化物半導体素子及びその製造方法 |
| JP2021132195A (ja) * | 2020-02-18 | 2021-09-09 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0348916A2 (en) | 1990-01-03 |
| EP0348916A3 (en) | 1991-02-06 |
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