JPS6180857A - 半導体スイツチング装置 - Google Patents
半導体スイツチング装置Info
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- JPS6180857A JPS6180857A JP20170784A JP20170784A JPS6180857A JP S6180857 A JPS6180857 A JP S6180857A JP 20170784 A JP20170784 A JP 20170784A JP 20170784 A JP20170784 A JP 20170784A JP S6180857 A JPS6180857 A JP S6180857A
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- Japan
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- semiconductor switching
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- 239000002184 metal Substances 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電力制倫用の半導体スイッチング装置に保９、
特に、その犬−流化に好適な構造に関する。
特に、その犬−流化に好適な構造に関する。
第５図は、半導体スイッチング装置の一つであるパワー
ＭＯ８ＦにＴの断面構造を示す。図において、半壽体ｉ
体ＩＫは、例えは、ｐ＋型辱電極の基板上にｎｍ、 ｐ
ｊｔａｌ ｎ’Ｒ’ｉが一方の主表面から他方の主表面
に向って順に形成されている。ｎ層。
ＭＯ８ＦにＴの断面構造を示す。図において、半壽体ｉ
体ＩＫは、例えは、ｐ＋型辱電極の基板上にｎｍ、 ｐ
ｊｔａｌ ｎ’Ｒ’ｉが一方の主表面から他方の主表面
に向って順に形成されている。ｎ層。
ｐ層、ｎ０層は、ともに、同一の主表面に勝山しており
、ｎ０層とｐ層にカンード電極２２が低抵抗接触してい
る。ｉた、この主表面に露出したｐ層の−Ｓをおおうよ
うに、絶縁膜３０が形成ちれ、その上にゲート電極２３
が積層されている。一方、他方の主表面では、ｐ”層に
アノード′ム極２１が低抵抗伽触している。このパワー
ＭＵＳｌ”ＥＴの特徴は、従来のパワーＬｖ１０ｓＦＥ
Ｔに用いられていたｎ″鬼根板５？ｐ’基板とした点に
ある。その粘釆、次のような特長が生じる。カンード嶌
極２２に負の電位、アノード電極ｉ極に正の電位を印加
すると、ｐ層とｎｔｕの嵌合が迎バイアスされ、オフ状
態となる２これをオン状態にするには、カンード電極の
電位よシ正の電位をゲート電極２３に印加する。
、ｎ０層とｐ層にカンード電極２２が低抵抗接触してい
る。ｉた、この主表面に露出したｐ層の−Ｓをおおうよ
うに、絶縁膜３０が形成ちれ、その上にゲート電極２３
が積層されている。一方、他方の主表面では、ｐ”層に
アノード′ム極２１が低抵抗伽触している。このパワー
ＭＵＳｌ”ＥＴの特徴は、従来のパワーＬｖ１０ｓＦＥ
Ｔに用いられていたｎ″鬼根板５？ｐ’基板とした点に
ある。その粘釆、次のような特長が生じる。カンード嶌
極２２に負の電位、アノード電極ｉ極に正の電位を印加
すると、ｐ層とｎｔｕの嵌合が迎バイアスされ、オフ状
態となる２これをオン状態にするには、カンード電極の
電位よシ正の電位をゲート電極２３に印加する。
ゲート′東極２３に対向する絶縁膜３０下のｐ層に反転
層でりる１１ ’層がＪし成され、電子が００層、反ｒ
ｋｌ！ｉｓ ｎ／曽衾紅てアノード電極２１へ流れ込
む。
層でりる１１ ’層がＪし成され、電子が００層、反ｒ
ｋｌ！ｉｓ ｎ／曽衾紅てアノード電極２１へ流れ込
む。
その結果、十都体羞体１は酔剋する。これを丹びオフ状
態にするＫは、ゲート電極の電位を取シ除き、反転層を
消政させればよい。従来の００基板を用いたパワーＭ（
ＪＳＦＥＴでは、ｎ層が抵抗体となるため、オン抵抗が
犬さく、例えば、阻止′電圧が数百Ｖ級の素子では叡Ω
に達し、これによるジュール損失が大きな問題となって
いた。これを解決するためには、最近、第５図に示すよ
うなｐ＋基板を用いたパワーｉ〜ｌ０８ＦＥＴが製造さ
れている。
態にするＫは、ゲート電極の電位を取シ除き、反転層を
消政させればよい。従来の００基板を用いたパワーＭ（
ＪＳＦＥＴでは、ｎ層が抵抗体となるため、オン抵抗が
犬さく、例えば、阻止′電圧が数百Ｖ級の素子では叡Ω
に達し、これによるジュール損失が大きな問題となって
いた。これを解決するためには、最近、第５図に示すよ
うなｐ＋基板を用いたパワーｉ〜ｌ０８ＦＥＴが製造さ
れている。
この半専体基体１では前述のように、アノード電極２１
へ向って流れてきた電子がｐｎｐ ）ランリスクにおけ
るベース電流の役目をはたし、２４層からｎ層への正孔
の注入を促す。その結果、この正孔による過剰キャリア
によってｎ層の抵抗が低減し、オン抵抗が著しく小妬く
なる特長がめる。
へ向って流れてきた電子がｐｎｐ ）ランリスクにおけ
るベース電流の役目をはたし、２４層からｎ層への正孔
の注入を促す。その結果、この正孔による過剰キャリア
によってｎ層の抵抗が低減し、オン抵抗が著しく小妬く
なる特長がめる。
しかし、第５図に示す構造では、電流をさらに増してい
くと、ｐ”層からの正孔の注入が大きくなシ、正孔がｐ
層に達するようになり、その結果、この正孔が００層＋
ｐ／Ｌｎ層のｎｐｎトランジスタのベース電流となシ
ｎ ６層からｐ層への電子の注入が起こるため、Ｉ”層
、ｎ層、ｐ層、ｎ０層からなるｐｎｐｎがサイリスクア
クション（ラッチアップ）シ、ゲートでオフできなくな
るという欠点がるる。また、ラッチアップを避けるには
、大電流を流すことができないという欠点が生じる。
くと、ｐ”層からの正孔の注入が大きくなシ、正孔がｐ
層に達するようになり、その結果、この正孔が００層＋
ｐ／Ｌｎ層のｎｐｎトランジスタのベース電流となシ
ｎ ６層からｐ層への電子の注入が起こるため、Ｉ”層
、ｎ層、ｐ層、ｎ０層からなるｐｎｐｎがサイリスクア
クション（ラッチアップ）シ、ゲートでオフできなくな
るという欠点がるる。また、ラッチアップを避けるには
、大電流を流すことができないという欠点が生じる。
（ＩＥＥＥ ｇｌｅｃｔｒｏｎ １ｌｅｖｉｃｅ Ｌｅ
ｔｔｅｒｓ ｖｏｌ、 ＩＥＤＬ＝４Ｎ０
．３ （Ｍａｒｃｈ １９８３）ｐｐ ６３〜６５■Ｅ
ＥＥ ’ｌ’ｒａｎｓａｃｔｉｏｎ ｏｎ ＥＪｅｃｔ
ｒｏｎ Ｌｌｅｖｉｃｅｓ爵Ｉ ＥＤ−３ＯＮｏ、 ２
（ｋ’ｅｂｒｕａｒｙ １９８３）ｐｐ１１０〜１１
８）〔発明の目的〕 本発明の目的は、大電流を流すことができる半心体ヌイ
ツチングｋｎ ′！ｆ−徒供することにある。
ｔｔｅｒｓ ｖｏｌ、 ＩＥＤＬ＝４Ｎ０
．３ （Ｍａｒｃｈ １９８３）ｐｐ ６３〜６５■Ｅ
ＥＥ ’ｌ’ｒａｎｓａｃｔｉｏｎ ｏｎ ＥＪｅｃｔ
ｒｏｎ Ｌｌｅｖｉｃｅｓ爵Ｉ ＥＤ−３ＯＮｏ、 ２
（ｋ’ｅｂｒｕａｒｙ １９８３）ｐｐ１１０〜１１
８）〔発明の目的〕 本発明の目的は、大電流を流すことができる半心体ヌイ
ツチングｋｎ ′！ｆ−徒供することにある。
不発明の特徴は、半心体スイッチング装置において、ｐ
層と１０層からなるｐｎ接合を、ｐ層よシ永止蛍幅の小
さな００層をもつ新開へテロ接合、′１ｆｃは、０＋層
の代わりにショットキ金属を用いたショットキ接合とし
た点にるる。
層と１０層からなるｐｎ接合を、ｐ層よシ永止蛍幅の小
さな００層をもつ新開へテロ接合、′１ｆｃは、０＋層
の代わりにショットキ金属を用いたショットキ接合とし
た点にるる。
以下、本発明を実施例として示した図面によシ詳細に説
明する。第１図は、本発明の一実施例でるる。この実施
・レリの特徴は、第１図に示した００層の代わシに、ｐ
層の基土帯幅より小さい００層５０、または、ショット
キ金属５０を用いた点にある。その結果、ｐ僧と５０の
界面には、それぞれヘテロ接合、ショットキ接合が形成
されている。
明する。第１図は、本発明の一実施例でるる。この実施
・レリの特徴は、第１図に示した００層の代わシに、ｐ
層の基土帯幅より小さい００層５０、または、ショット
キ金属５０を用いた点にある。その結果、ｐ僧と５０の
界面には、それぞれヘテロ接合、ショットキ接合が形成
されている。
そこで、まず、本発明のヘテし接合の動作原理を第３図
を用いて説明する。第３図は第１図に示した（６，１．
（Ｂ）点でのオン、オフ時のエネルギバンド・ダイアダ
ラムを示す。Ｅｙはフェルミ準位である。
を用いて説明する。第３図は第１図に示した（６，１．
（Ｂ）点でのオン、オフ時のエネルギバンド・ダイアダ
ラムを示す。Ｅｙはフェルミ準位である。
ｎ０層とｐ層とは禁止蛍幅に走がろるため、伝辱帯のｆ
ｌ Ｅ ｃ及び価′砥子帯の最上部Ｅｖにエネルギ差Δ
Ｅｃ、 ΔＥｖがそれぞれ生じる。絶縁膜３゜下のへ
テロ接合でるる０点では、オン時にｐ層に反転層のｎ層
層が形成されるため、図に示すように電子が禁止帯幅の
小さな半辱体から大きな半尋体へ流れる。この電子が、
前述したように９０層からの正孔の注入を促す結果、０
点では第３図に示すように正孔がｎ０鳩へ注入する。と
ころが、本発明のへテロ接合をもつ半辱体基体１０では
、ｎ層層と９Ｍ間にΔＥｃが存在するため、１４層の電
子がｐ層へ注入しずらくなる結果、ラッチアップしなく
なシ、大電流動作がｏＴ北となるという特長がめる。
ｌ Ｅ ｃ及び価′砥子帯の最上部Ｅｖにエネルギ差Δ
Ｅｃ、 ΔＥｖがそれぞれ生じる。絶縁膜３゜下のへ
テロ接合でるる０点では、オン時にｐ層に反転層のｎ層
層が形成されるため、図に示すように電子が禁止帯幅の
小さな半辱体から大きな半尋体へ流れる。この電子が、
前述したように９０層からの正孔の注入を促す結果、０
点では第３図に示すように正孔がｎ０鳩へ注入する。と
ころが、本発明のへテロ接合をもつ半辱体基体１０では
、ｎ層層と９Ｍ間にΔＥｃが存在するため、１４層の電
子がｐ層へ注入しずらくなる結果、ラッチアップしなく
なシ、大電流動作がｏＴ北となるという特長がめる。
次に、第４図を用いてショットキ接合の場合を説明する
。０点では、オン時にｐ層が反転し０６層となるため、
ショットキ接合がオーミック接融となり、電子がショッ
トキ障壁をトンネルによシ通過するようになる。その結
果、電子が半導体内に注入され、この電子かへテロ接合
の楊座と同様にｐ”層からの正孔の注入を促す。この正
孔は、０点のエネルギパ／ド・ダイアグラムに示すよう
に、ショットキ合札へ注入されるが、電子のｐ層への注
入はショットキ障壁φＢ。により極端に小さくなる。そ
の結果、ショットキ接合をもつ半導体基体１０も同様に
ラッチアップせず、大電流動作が可能となる。本発明者
等の研究の結果、半導体にＳＩを用いた従来の索子では
２５Ａ／ｃｒＡでラッチアップしていたが、ｎ４層の代
わシにＴＩのショットキ金ＦＡを用いた本発明の素子で
は１００Ａ／ｃｎｉ流してもラッチアップしなくなり、
大電流化が可能なことが分かった。
。０点では、オン時にｐ層が反転し０６層となるため、
ショットキ接合がオーミック接融となり、電子がショッ
トキ障壁をトンネルによシ通過するようになる。その結
果、電子が半導体内に注入され、この電子かへテロ接合
の楊座と同様にｐ”層からの正孔の注入を促す。この正
孔は、０点のエネルギパ／ド・ダイアグラムに示すよう
に、ショットキ合札へ注入されるが、電子のｐ層への注
入はショットキ障壁φＢ。により極端に小さくなる。そ
の結果、ショットキ接合をもつ半導体基体１０も同様に
ラッチアップせず、大電流動作が可能となる。本発明者
等の研究の結果、半導体にＳＩを用いた従来の索子では
２５Ａ／ｃｒＡでラッチアップしていたが、ｎ４層の代
わシにＴＩのショットキ金ＦＡを用いた本発明の素子で
は１００Ａ／ｃｎｉ流してもラッチアップしなくなり、
大電流化が可能なことが分かった。
第２図は、本発明の変形例を示す。半導体基体１００の
アノード電極２１側に９０層とｎ層層が露出しておシ、
両層ともアノード電極２１に低抵抗接触している点が特
徴である。ｎ層をｎ層層を介して部分的に短絡し、ｐ層
層の幅を変化させることによって、９３層からｎ層への
正孔の注入量を制御することができる。よって、本変形
例では、ｎ層の過剰キャリアをオン抵抗電極端に増大さ
せない程度に減らすことができるので、さらに、ラッチ
アップしにくくなるばかシでなく、過剰キャリアの蓄積
によるター／オフ時間の増大を防ぐことができる。
アノード電極２１側に９０層とｎ層層が露出しておシ、
両層ともアノード電極２１に低抵抗接触している点が特
徴である。ｎ層をｎ層層を介して部分的に短絡し、ｐ層
層の幅を変化させることによって、９３層からｎ層への
正孔の注入量を制御することができる。よって、本変形
例では、ｎ層の過剰キャリアをオン抵抗電極端に増大さ
せない程度に減らすことができるので、さらに、ラッチ
アップしにくくなるばかシでなく、過剰キャリアの蓄積
によるター／オフ時間の増大を防ぐことができる。
なお、以上の発明例において、ｐとｎ層入れ換えても本
発明の効果が得られることは言うまでもない。
発明の効果が得られることは言うまでもない。
本発明によれば、半Ｓ＝体スイッチング装置にヘテロ接
合またはショットキ接合を適用することにヨシラッチア
ップを防止できるので、半導体スイッチング装置の大′
！Ｌ流動作が可能となる。
合またはショットキ接合を適用することにヨシラッチア
ップを防止できるので、半導体スイッチング装置の大′
！Ｌ流動作が可能となる。
第１図と第２図は本発明のパワーＭＯ８ＦＥＴの縦断面
図、第３図と第４図は本発明の効果を示す説明図、第５
図は従来のパワーＭＯ８ＦＥＴの縦断 １
面図でろる。 １．１０，１００・・・半導体基体、２３・・・ゲート
電極、３０・・・絶縁膜、５０・・・禁止帯幅が小さな
半導矛４ｍ ÷ｓｍ 手続補正書（方式） ％式％ 事件の表示 昭和５９年特許願第２０１７０７ 号発明 の 名
称 半尋体スイソチノグ装置補正をする者 ・１−件との関係 特許出願人 に 輪・５０）Ｉ株式会社 日 立 Ｋｌ 作所代
理 人 １、本願明細書第４頁第１７行から第２０行を次の様に
補正する。 「（アイ・イー・イー・イー エレクトロンデバイス
レター ＥＤＬ−４，第３号（１９８３年３月）第６３
頁〜第６５頁、アイ・イー・イー・イー トランザクシ
ョン オン エレクトロン デバイス ＥＤ−３０，第
２号（１９８３年２月）第１１０頁〜第１１８頁、
（ＩＥＥＥＥｌａｃｔｒｏｎ Ｌｌｓｖｉｃａ Ｌｅｔ
ｔｅｒｓ Ｖｏｌ、ＥＤＬ −４Ｎａ ３（Ｍａｒｃｈ
１９８３） ｐｐ６３−６５ ＩＥＥＥ Ｔｒａｎｓ
ａｃｔｉｏｎｏｎ Ｅｌｅｃｔｒｏｎ Ｌｌｅｖｉｃｅ
ｓ Ｖｏｌ ＥＤ −３０ｋ ２（Ｆｅｂｒｕａｒｙ
１９８３） ｐｐ １１０−１１８ ）＞」以上
図、第３図と第４図は本発明の効果を示す説明図、第５
図は従来のパワーＭＯ８ＦＥＴの縦断 １
面図でろる。 １．１０，１００・・・半導体基体、２３・・・ゲート
電極、３０・・・絶縁膜、５０・・・禁止帯幅が小さな
半導矛４ｍ ÷ｓｍ 手続補正書（方式） ％式％ 事件の表示 昭和５９年特許願第２０１７０７ 号発明 の 名
称 半尋体スイソチノグ装置補正をする者 ・１−件との関係 特許出願人 に 輪・５０）Ｉ株式会社 日 立 Ｋｌ 作所代
理 人 １、本願明細書第４頁第１７行から第２０行を次の様に
補正する。 「（アイ・イー・イー・イー エレクトロンデバイス
レター ＥＤＬ−４，第３号（１９８３年３月）第６３
頁〜第６５頁、アイ・イー・イー・イー トランザクシ
ョン オン エレクトロン デバイス ＥＤ−３０，第
２号（１９８３年２月）第１１０頁〜第１１８頁、
（ＩＥＥＥＥｌａｃｔｒｏｎ Ｌｌｓｖｉｃａ Ｌｅｔ
ｔｅｒｓ Ｖｏｌ、ＥＤＬ −４Ｎａ ３（Ｍａｒｃｈ
１９８３） ｐｐ６３−６５ ＩＥＥＥ Ｔｒａｎｓ
ａｃｔｉｏｎｏｎ Ｅｌｅｃｔｒｏｎ Ｌｌｅｖｉｃｅ
ｓ Ｖｏｌ ＥＤ −３０ｋ ２（Ｆｅｂｒｕａｒｙ
１９８３） ｐｐ １１０−１１８ ）＞」以上
Claims (1)
- 【特許請求の範囲】 １、導電型が交互に異なる第一層、第二層、第三層、第
四層が連続して隣接し、前記第二層と前記第三層と前記
第四層がともに同一の第一主表面に露出し、前記第四層
の禁止帯幅が前記第三層より小さい半導体基体と、前記
第一主表面の前記第二層の表面をおおう絶縁膜と、この
絶縁膜を介して前記半導体基体と対向する第一電極と、 前記第一主表面の前記第一電極以外の領域に設けられた
第二電極と、 もう一方の第二主表面に設けられた第三電極と、からな
ることを特徴とする半導体スイッチング装置。 ２、特許請求の範囲第１項において、 前記第四層がショットキ金属であり、前記ショット金属
と第三層がショットキ接合をなすことを特徴とする半導
体スイッチング装置。 ３、特許請求の範囲第１項または第２項において、前記
第一層と前記第二層がともに前記第二主表面に露出して
いることを特徴とする半導体スイッチング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20170784A JPS6180857A (ja) | 1984-09-28 | 1984-09-28 | 半導体スイツチング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20170784A JPS6180857A (ja) | 1984-09-28 | 1984-09-28 | 半導体スイツチング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180857A true JPS6180857A (ja) | 1986-04-24 |
Family
ID=16445589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20170784A Pending JPS6180857A (ja) | 1984-09-28 | 1984-09-28 | 半導体スイツチング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180857A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0348916A2 (en) * | 1988-06-27 | 1990-01-03 | Nissan Motor Co., Ltd. | MOSFET equivalent voltage drive semiconductor device |
| JPH04216674A (ja) * | 1990-02-28 | 1992-08-06 | American Teleph & Telegr Co <Att> | 横形ｍｏｓ制御形サイリスタ |
| JP2006332199A (ja) * | 2005-05-24 | 2006-12-07 | Shindengen Electric Mfg Co Ltd | ＳｉＣ半導体装置 |
-
1984
- 1984-09-28 JP JP20170784A patent/JPS6180857A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0348916A2 (en) * | 1988-06-27 | 1990-01-03 | Nissan Motor Co., Ltd. | MOSFET equivalent voltage drive semiconductor device |
| JPH04216674A (ja) * | 1990-02-28 | 1992-08-06 | American Teleph & Telegr Co <Att> | 横形ｍｏｓ制御形サイリスタ |
| JP2006332199A (ja) * | 2005-05-24 | 2006-12-07 | Shindengen Electric Mfg Co Ltd | ＳｉＣ半導体装置 |
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