JPH0291974A - 半導体装置 - Google Patents

半導体装置

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JPH0291974A
JPH0291974A JP63242280A JP24228088A JPH0291974A JP H0291974 A JPH0291974 A JP H0291974A JP 63242280 A JP63242280 A JP 63242280A JP 24228088 A JP24228088 A JP 24228088A JP H0291974 A JPH0291974 A JP H0291974A
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JP
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voltage
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JP63242280A
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English (en)
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Tatsuro Sakai
達郎 酒井
Akikazu Oono
晃計 大野
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Nippon Telegraph and Telephone Corp
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Nippon Telegraph and Telephone Corp
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    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力用の半導体装置に関するものである。
〔従来の技術〕
従来、半導体整流装置としてはｐｎダイオード。
ｐｉｎダイオードあるいはショットキーダイオード等が
用いられてきた。こ１れらの素子は半導体のホモ接合あ
るいは金属−半導体接合によって生じる電位障壁の整流
作用を利用している。第５図に典型的な従来のダイオー
ドの電流−電圧特性を示す。
同図のように、これらのダイオードの順方向特性２１で
は、電位障壁の拡散電位に対応するオフセット電圧Ｖｏ
ｒを生じる。このオフセット電圧は、ｐｎダイオードで
０．６ｖ程度、ショットキーダイオードでＯ，ＳＶ程度
である。したがって、これらの素子を半導体整流素子と
して用いた場合、オフセットがない場合に比べて、出力
電流と順方向電圧との積で与えられる順方向損失が大き
いという欠点を有している。
また、従来、順方向電圧の低減を目的として、絶縁ゲー
ト型電界効果トランジスタあるいはバイポーラトランジ
スタを半導体整流素子として用いることが試みられてい
る。これらの素子では、ｐｎダイオードやｐｉｎダイオ
ード、ショットキーダイオードとは異なシ、第５図の特
性２２に示すように電流をＯｖから流すことが可能であ
り、順方向電圧を低くでき、順方向損失低減が可能であ
る。
〔発明が解決しようとする課題〕
しかしながら、上述した従来の絶縁ゲート型電界効果ト
ランジスタあるいはバイポーラトランジスタなどの素子
は、ｐｎダイオード等とは異なシ３、端子素子であるた
め、整流素子として動作させる場合、制御端子に適切な
制御信号を加える必要がある。このため、（１）整流回
路が複雑化する、Ｏｎ制御信号の適切な設定が困難であ
る、といった欠点を有していた。
本発明は以上の点に鑑みてなされたもので、その目的は
、順方向電圧が小さく、かつ順方向損失が小さい２端子
の半導体整流装置を提供することにある。
〔課題を解決するための手段〕
上記の目的を達成するため、本発明の半導体装置は、第
１の導電型の半導体基板の第１の主面側に形成された第
２の導電型を有するチャネル形成領域と、前記チャネル
形成領域内に形成された第１の導電型を有するドレイン
領域と、前記チャネル形成領域とドレイン領域の面上に
形成されたゲート絶縁膜およびゲート電極と、前記半導
体基板の第２の主面側に形成されたソース電極とから構
成される構造の絶縁ゲート型電界効果トランジスタから
成り、前記チャネル形成領域とドレイン領域とゲート電
極とを互いに電気的に接続する電極を前記第１の主面側
に設けたものである。
また、本発明の別の発明の半導体装置は、第１の導電型
の半導体基板の第１の主面側に形成された第２の導電型
を有するチャネル形成領域と、前記チャネル形成領域内
に形成された第１の導電型を有するドレイン領域と、前
記ドレイン領域内において前記第１の主面側から半導体
基板に達するように形成された溝と、前記溝内に形成さ
れたゲート絶縁膜およびゲート電極と、前記半導体基板
の第２の主面側に形成されたソース電極とから構成され
る構造の絶縁ゲート型電界効果トランジスタから成り、
前記チャネル形成領域とドレイン領域とゲート電極とを
互いに電気的に接続する電極を設けたものである。
〔作用〕
したがって、本発明においては、Ｏｖから電流が流れ始
める絶縁ゲート型電界効果トランジスタを整流素子とし
て使用する場合において、制御端子を独立の端子とせず
、２端子素子として動作させることにより、従来の３端
子整流素子の低い順方向電圧を２端子で実現することが
できる。
〔実施例〕
以下、本発明を図面に示す実施例に基づいて説明する。
第１図は本発明による第１の実施例の半導体装置の構造
を示す断面図である。同図において、１は低抵抗のｎ型
半導体基板、２はこの基板１上に形成されたｎ型エピタ
キシャル半導体層、３はこの半導体層２内に形成された
ｐ型頭域、４はこのｐ型頭域３内に形成された低抵抗の
ｎ型ドレイン領域である。また、５は前記ｐ型頭域３と
ドレイン領域４の間の半導体層２の主面上に形成された
ゲート絶縁膜、６はこのゲート絶縁膜５上に形成された
ゲート電極、７は前記各ｐ型頭域３とドレイン領域４お
よびゲート電極６を互いに電気的に接続するためにその
主面上に形成されたアノード電極、８は半導体基板１の
他の主面側に形成されたカンード電極である。
すなわち、この実施例の半導体装置は、低抵抗のｎ型半
導体基板１上にｎ型エピタキシャル半導体層２を形成し
、その主面側にｐ属領域３をチャネル形成領域として形
成するとともに、該ｐ型頭域３内に低抵抗のｎ型ドレイ
ン領域４を形成し、これらｐ属領域３とドレイン領域４
の面上にゲート絶縁膜５．ゲート電極６を順次形成して
成る構造の縦型二重拡散絶縁ゲート型電界効果トランジ
スタから構成し、そのｎ型ドレイン領域４とｐ属領域３
とゲート電極６を接続してアノード電極７とし、半導体
基板１の他の主面側に形成したソース電極をカソード電
極８としたものである。
次に動作を説明する。上記実施例の構造において、まず
絶縁ゲート型電界効果トランジスタのしきい値電圧がＱ
Ｖ程度となるように、ｐ属領域３の不純物濃度、ゲート
絶縁膜５の膜厚等を設定し、しきい値電圧ｖｔｈＸｎ型
エピタキシャル半導体層２とｐ属領域３で形成されるｐ
ｎ接合の拡散電圧ｖｂｉとの間に、０≦ｖｔｈ＜ｖｂｉ
　という関係が成り立つようにする。
このとき、カソード電極８に対してしきい値電圧以上の
電圧をアノード電極７に印加すると、ｐ属領域３のゲー
ト絶縁膜５の下の表面にｎ型チャネル９が形成され、ア
ノード電極Ｔ−＋ｎ型ドレイン領域４→ｎ型チャネル９
→ｎ型エピタキシャル半導体層２→ｎ型半導体基板１→
カンード電極８という電流経路が形成され、チャネル電
流が流れる。この際、ｐ属領域３はアノード電位と等し
くカソード電極８に対して正の電位であり、これは絶縁
ゲート型電界効果トランジスタの基板を正にバイアスす
ることに相当するので絶縁ゲート型電界効果トランジス
タのしきい値電圧は低下する。
したがって、アノード電極７に印加される電圧を正方向
に大きくしていくと、ゲート電極６の電位増加とｐ属領
域３のバイアス効果によるしきい値電圧の低下の相乗効
果によって電流は大幅に増加する。すなわち、電流は電
圧Ｏｖから流れ始め、しかも大幅な増加を示すので、順
方向電圧は小さくなる。
つぎに、カソード電極８に対してｎ型エピタキシャル半
導体層２とｐ属領域３で形成されるｐｎ接合の拡散電圧
以上の電圧をアノード電極Ｔに印加すると、ｐ属領域３
のゲート絶縁膜５の下の表面にｎ型チャネル９が形成さ
れ、アノード電極７→ｎ型ドレイン領域４→ｎ型チヤネ
ル９→ｎ型エピタキシヤル半導体層２→ｎ型半導体基板
１→カソード電極８という電流経路が形成され、チャネ
ル電流が流れるとともに、アノード電極７→ｐ型領域３
→ｎ型エピタキシヤル半導体層２→ｎ型半導体基板１→
カソード電極８という経路でダイオード電流が流れる。
一方、アノード電極７にカソード電極８に対してしきい
値電圧以下の電圧を印加した場合、チャネルが形成され
ないためチャネル電流は流れず、またダイオード電流も
流れない。
第２図に本実施例による半導体装置の電流−電圧特性を
示す。ここで、順方向については、しきい値電圧以上で
同図の特性１１に示すようにチャネル電流が流れ始め、
さらにｎ型エピタキシャル半導体層２とｐ属領域３で形
成されるｐｎ接合の拡散電圧以上では、同図の特性１２
に示すようにダイオード電流が流れ始める。よって、全
電流はこれらの和となり、同図の特性１３に示すように
なる。一方、逆方向には電流は流れない。
このように、本実施例による半導体装置では、しきい値
電圧の設定によってＯＶから順方向電流を流し始めるこ
とが可能でアシ、順方向電圧が小さい２端子の整流素子
を実現することができる。
第３図は本発明による第２の実施例の構造断面図である
。この実施例の半導体装置は、低抵抗のｎ型半導体基板
１上にｎ型エピタキシャル半導体層２を形成し、その主
面側にｐ属領域３をチャネル形成領域として形成すると
ともに、このｐ型頭域３内に低抵抗のｎ型ドレイン領域
４を形成する。
そして、該ドレイン領域４内においてその主面側からエ
ピタキシャル半導体層２つまり半導体基板に達するＶ形
の溝１０を形成して、この溝１０内にゲート絶縁膜５．
ゲート電極６を順次形成して成る構造のＶ溝型二重拡散
絶縁ゲート型電界効果トランジスタから構成し、そのｎ
型ドレイン領域４とｐ属領域３とゲート電極６とを互い
に電気的に接続してアノード電極７とし、半導体基板１
の′他の主面側に形成したソース電極をカソード電極８
としたものである。なお、第３図において第１図と同一
符号は同一または相当部分を示している。
この実施例の構造において、まず絶縁ゲート型電界効果
トランジスタのしきい値電圧がＯＶ程度となるように、
ｐ型頭域３の不純物濃度、ゲート絶縁膜５の膜厚等を設
定し、しきい値電圧ｖｔｈ１ｎ型エピタキシャル半導体
層２とｐ型頭域３で形成されるｐｎ接合の拡散電圧ｖ、
ｉとの間に、Ｏ≦ｖｔｈ＜ｖｂｉ　　という関係が成り
立つようにする。
このとき、カソード電極８に対してしきい値電圧以上の
電圧をアノード電極７に印加すると、ｐ型頭域３のゲー
ト絶縁膜５の下の表面にｎ型チャネル９が形成され、ア
ノード電極７→ｎ型ドレイン領域４→ｎ型チヤネル９→
ｎ型エピタキシヤル半導体層２→ｎ型半導体基板１→カ
ソード電極８という電流経路が形成され、チャネル電流
が流れる。この際、ｐ型頭域３はアノード電位と等しく
カソード電極８に対して正の電位であり、これは絶縁ゲ
ート型電界効果トランジスタの基板を正にバイアスする
ことに相当するので絶縁ゲート型電界効果トランジスタ
のしきい値電圧は低下する。
したがって、アノード電極７に印加される電圧を正方向
に大きくしていくと、ゲート電極６の電位増加とｐ型頭
域３のバイアス効果によるしきい値電圧の低下の相乗効
果によって電流は大幅に増加する。すなわち、電流は電
圧Ｏｖから流れ始め、しかも大幅な増加を示すので、順
方向電圧は小さくなる。
つぎに、カソード電極８に対してｎ型エピタキシャル半
導体層２とｐ型頭域３で形成されるｐｎ接合の拡散電圧
以上の電圧をアノード電極Ｔに印加すると、ｐ型頭域３
のゲート絶縁膜５の下の表面にｎ型チャネル９が形成さ
れ、アノード電極７→ｎ型ドレイン領域４→ｎ型チヤネ
ル９→ｎ型エピタキシヤル半導体層２→ｎ型半導体基板
１→カソード電極８という電流経路が形成され、チャネ
ル電流が流れるとともに、アノード電極７→ｐ型領域３
→ｎ型エピタキシヤル半導体層２→ｎ型半導体基板１→
カソード電極８という経路でダイオード電流が流れる。
一方、アノード電極Ｔにカソード電極８に対してしきい
値電圧以下の電圧を印加した場合、チャネルが形成され
ないためチャネル電流は流れず、またダイオード電流も
流れない。
したがって、本実施例による半導体装置の電流−電圧特
性は、本発明による第１の実施例の電流−電圧特性と同
様に第２図のようになる。
このように、本実施例による半導体装置では、しきい値
電圧の設定によってＯｖから順方向電流を流し始めるこ
とが可能であシ、順方向電圧が小さい２端子の整流素子
を実現することができる。
第４図は本発明による第３の実施例を示すもので、溝１
０の形状が矩形であることを除けば上述した第２の実施
例と同一であり、その動作も基本的には同様の動作を行
う。ただし、第２の実施例においてはＶ形の溝先端部に
おいて電界集中を生じ、耐圧低下を招く可能性があるの
に対し、第３の実施例では電界集中を生じにくい溝形状
となっているのが特徴である。
なお、本発明は上述の実施例にのみ限定されるものでは
なく、特許請求の範囲に記載された範囲内において種々
変更し得るものであることは言うまでもない。
〔発明の効果〕
以上のように、本発明による半導体装置は、Ｏｖから電
流が流れ始める絶縁ゲート型電界効果トランジスタを、
その制御端子を独立の端子とせず２端子素子として動作
させるようにしたので、順方向電圧の小さい整流素子を
２端子で実現することが可能であり、整流回路の構成を
複雑化することなく整流素子の順方向損失を低減できる
効果がある。
【図面の簡単な説明】
第１図は本発明による第１の実施例の半導体装置の断面
図、第２図は本発明による第１の実施例の半導体装置の
電流−電圧特性を示す図、第３図は本発明による第２の
実施例の半導体装置の断面図、第４図は本発明による第
３の実施例の半導体装置の断面図、第５図は従来のダイ
オードおよび３端子整流素子の電流−電圧特性を示す図
である。 １・・・・低抵抗ｎ型半導体基板、２・・・・ｎ型エピ
タキシャル半導体層、３・・・・ｐ型領域（チャネル形
成領域）、４・・・・低抵抗ｎ型ドレイン領域、５・・
・拳ゲート絶縁膜、６１１・・・ゲート電極、Ｔ・・・
・アノード電極、８・拳−ｅカソード電極、９・・・・
ｎ型チャネル、１０・・Φ・溝。 特許出願人　日本電信電話株式会社 代　理　人　山　川　政　樹（ほか１名）第３図 第４図 第１＠ 第２図 第５図

Claims (2)

    【特許請求の範囲】
  1. （１）第１の導電型の半導体基板の第１の主面側に形成
    された第２の導電型を有するチャネル形成領域と、前記
    チャネル形成領域内に形成された第１の導電型を有する
    ドレイン領域と、前記チャネル形成領域とドレイン領域
    の面上に形成されたゲート絶縁膜およびゲート電極と、
    前記半導体基板の第２の主面側に形成されたソース電極
    とから構成される構造の絶縁ゲート型電界効果トランジ
    スタから成り、前記チャネル形成領域とドレイン領域と
    ゲート電極とを互いに電気的に接続する電極を前記第１
    の主面側に設けたことを特徴とする半導体装置。
  2. （２）第１の導電型の半導体基板の第１の主面側に形成
    された第２の導電型を有するチャネル形成領域と、前記
    チャネル形成領域内に形成された第１の導電型を有する
    ドレイン領域と、前記ドレイン領域内において前記第１
    の主面側から半導体基板に達するように形成された溝と
    、前記溝内に形成されたゲート絶縁膜およびゲート電極
    と、前記半導体基板の第２の主面側に形成されたソース
    電極とから構成される構造の絶縁ゲート型電界効果トラ
    ンジスタから成り、前記チャネル形成領域とドレイン領
    域とゲート電極とを互いに電気的に接続する電極を設け
    たことを特徴とする半導体装置。
JP63242280A 1988-09-29 1988-09-29 半導体装置 Pending JPH0291974A (ja)

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