JP2004531065A - 縦形の金属／酸化物／シリコン型電界効果ダイオード - Google Patents

縦形の金属／酸化物／シリコン型電界効果ダイオード Download PDF

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Abstract

本発明は、特許請求の範囲に記載した方法および装置を含んでいる。簡単に言うと、低い順方向導通電圧降下と、低い逆方向漏れ電流と、高い電圧能力と、高いアバランシェ・エネルギー能力とを有し、集積回路ならびにディスクリート・デバイスで使用するのに好適な半導体ダイオードを開示している。この半導体ダイオードは、ダイオード構成の縦形シリンドリカル金属／酸化物／半導体型電界効果デバイスであり、この縦形シリンドリカル金属／酸化物／半導体型電界効果デバイスは、そのゲートとドレイン間の共通接続部としての１つのダイオード端子と、そのソースとの共通接続部として１つのダイオード端子とを有している。この縦形シリンドリカル金属／酸化物／半導体型電界効果デバイスを製造する方法を開示する。種々のデバイス終端法を使用してダイード・デバイスを仕上げることができる。種々の実施形態を開示する。

Description

【技術分野】
【０００１】
本発明は、半導体デバイスおよびその製造方法に関する。より具体的には、本発明は、半導体ダイオードおよびその製造方法に関する。
【背景技術】
【０００２】
様々な種類の半導体デバイスが従来技術で知られている。本発明は半導体ダイオードおよびその製造方法に関するものであり、したがって、ここでの説明は半導体ダイオードに焦点を当てる。
【０００３】
半導体ダイオードは、電気回路で種々の目的のために広範に用いられている。そのような半導体ダイオードの主要な目的は、順方向電圧バイアスに応答して順方向に電流を導通させ、逆方向電圧バイアスに応答して逆方向の電流導通を阻止することである。この整流機能は、種々の電源等の回路ならびに他の多数の電気回路で広範に利用されている。
【０００４】
通常の半導体ダイオードでは、半導体デバイスの具体的な型に関する特性値に順方向電圧が達するまでは、順方向の導通は漏れ電流値に制限される。たとえば、シリコンｐｎ接合ダイオードは、順方向電圧が少なくとも約０．７Ｖに達するまでは大きな導通は得られない。多くのシリコン・ショットキー・ダイオードでは、ショットキー障壁の特性のために、０．４Ｖ等の低電圧で導通し始める。ゲルマニウムｐｎ接合ダイオードは、室温での順方向電圧降下は約０．３Ｖである。しかし、現在それらは稀に使用されるだけである。その理由は、シリコン集積回路の製造法に適合しないことに加えて、ディスクリート・デバイスとしても、温度の影響を受け易く、他にも望ましくない特性を有するからである。
【０００５】
いくつかの用途では、ダイオードがその整流特性について利用されるのではなく、常時順方向にバイアスされてその順方向電圧降下特性を与えるように用いられることがある。たとえば、集積回路では、トランジスタに接続された複数または１つのダイオードが、回路内の他のトランジスタのベース・エミッタ電圧と実質的に等しい順方向導通電圧降下を与えるように使用される。本発明のある実施形態では一般的な種類の回路での利用法を見出すであろうが、そのような利用法が本発明の主要な目的なのではない。
【０００６】
半導体ダイオードの本来の整流特性を用いる回路では、たいてい、ダイオードの順方向導通電圧降下がかなり不都合なものになる。具体的な例を挙げると、ＤＣ／ＤＣ降圧コンバータでは一般に変圧器を用いるが、その場合、好適な制御装置で制御される半導体スイッチを使用して、ＤＣ電源に対する変圧器の一次側の接続／切断を定期的に行う。二次電圧をコンバータ出力に接続するが、これは、ダイオードの整流特性を利用するか、他の半導体スイッチを利用して行われる。上記制御装置は、所望の出力電圧を維持するために必要に応じて電源に対する一次側接続のデューティ・サイクルか周波数を変化させる。半導体スイッチを使用して二次側を出力部に接続する場合、この二次側スイッチも上記制御装置を用いて制御される。
【０００７】
半導体スイッチを用いて二次側を出力部に結合する場合、順方向導通電圧が極めて低いという利点があるが、一次側から二次側へのエネルギー伝達の効率を維持するためコンバータの動作範囲に対して注意深い制御が必要になるという欠点がある。この目的に半導体ダイオードを用いると、二次側スイッチで制御する必要がなくなるという点では有利であるが、二次側回路上の半導体ダイオード順方向導通電圧降下を伴うという点で不利になる。このことは、少なくとも２つの重大な欠点を伴う。第１に、半導体ダイオード・デバイスの順方向導通電圧降下によりコンバータの効率が大きく低下する可能性がある。たとえば、コンピュータ・システムで一般に用いる集積回路が新しいものであるほど、その設計上で動作に使用する電源電圧はより低いものになる（たとえば、３．３Ｖ、３Ｖ、２．７Ｖ）。３Ｖ電源の場合、０．７Ｖの直列電圧降下が伴うということは、コンバータが実効的に３．７Ｖ負荷に対して動作するということであり、それによりコンバータの効率は、他の回路損失を考慮に入れなくても、８１％に制限されてしまう。
【０００８】
第２に、上述の効率損失はダイオードの電力損失を示しており、それによりダイオードが発熱する。これにより、集積回路コンバータの電力変換能力が制限され、多くの用途で、適切なサイズのディスクリート・ダイオードを使用することが必要となり、全体的な回路サイズとコストの増大を招く。
【０００９】
ＡＣ／ＤＣ変換用の一般に用いられている他の回路は全波ブリッジ整流器である。この整流器は通常、一次側をＡＣ電源で駆動する変圧器の二次巻線に結合されている。ここで、ピークＤＣ出力上に２つのダイオード電圧降下が課せられると、この回路は従来のダイオードを用いると特に非効率なものになり、回路の熱生成が増大し、供給されるＤＣ電力に応じて、大型ディスクリート・デバイスを介する放散や熱放散構造等が必要になる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、回路中で整流素子として使用するために順方向導通電圧が低く、順方向バイアス電圧にも逆方向バイアス電圧にも対応できる半導体ダイオードがあれば大変有利である。このようなダイオードは、ディスクリート形態で多くの用途を見出すことができるが、そのダイオードが集積回路の製造に適合して、その結果、さらに大規模な集積回路の一部として集積回路の形態で実現できることがさらに望ましい。さらに、いつでも逆方向漏れ電流は望ましいことではなく、通常はさらなる順方向導通電流が必然的に加わり、それによって回路効率が低下する。一方で逆方向漏れ電流はいくつかの回路では他に多くの重大な有害な影響をもたらす可能性がある。したがって、半導体ダイオードはさらに逆方向バイアス漏れ電流が低いことが望ましい。
【００１１】
多くの用途で、ダイオードを変圧器等のコイルの両端間に配置することが必要になる。これらの例では、ダイオードに逆方向電圧が印加されるが、このことによりダイオードが逆方向ブレークダウンに、特に接合アバランシェ条件になることがある。これは特に、ダイオード・ブリッジの両端間で接続された変圧器コイルを駆動する、急激に変化する波形を用いるＤＣ／ＤＣコンバータについて言えることである。これらの用途では、「アバランシェ・エネルギー」に対する仕様要件は、データ・シートに通常含まれる変数である。ダイオードのアバランシェ・エネルギー能力は、このような回路の設計者にとって重要な要素となる。アバランシェ・エネルギー能力によって、設計者は、半導体ダイオードを回路に組み込んで設計した場合にどの程度の設計マージンが有るかを決めることができる。アバランシェ・エネルギー能力指数が大きいほど、回路設計者が有する設計の融通性が高い。
【００１２】
アバランシェ・エネルギー能力は、ダイオードが自身を破壊することなくコイルからのエネルギーを吸収する能力の目安であり、ただし、エネルギーはＥ＝（１／２）＊Ｉ2＊Ｌである。これらの要件は通常、１０分の数ミリジュール程度である。ダイオードが破壊されることなくこのエネルギーを放散する能力の一つの重要な要素は、エネルギーを放散する接合面積の大きさ、すなわちアバランシェ中に実際に導通する接合の面積である。半導体ダイオードのアバランシェ・エネルギー能力が高ければ、その利用に改善がなされる。
【００１３】
同時に、半導体ダイオードのサイズを小さくし、その製造方法を改善することによってそのコストを低減することが望ましい。
【課題を解決するための手段】
【００１４】
本発明は、特許請求の範囲に記載した方法および装置を含んでいる。簡単に言うと、低い順方向導通電圧降下と、低い逆方向漏れ電流と、高い電圧能力と、高いアバランシェ・エネルギー能力とを有し、集積回路ならびにディスクリート・デバイスで使用するのに好適な半導体ダイオードを開示している。この半導体ダイオードは、ダイオード構成の縦形シリンドリカル金属／酸化物／半導体型電界効果デバイスであり、この縦形シリンドリカル金属／酸化物／半導体型電界効果デバイスは、そのゲートとドレイン間の共通接続部としての１つのダイオード端子と、そのソースとの共通接続部として１つのダイオード端子とを有している。この縦形シリンドリカル金属／酸化物／半導体型電界効果デバイスを製造する方法を開示する。種々のデバイス終端法（device termination）を使用してダイード・デバイスを仕上げることができる。種々の実施形態を開示する。
【００１５】
当業者は本発明の具体的実施形態についての以下の説明を添付の図面と合せて読むことにより、本発明における他の態様および特徴が明らかになるであろう。
【発明を実施するための最良の形態】
【００１６】
本発明の特徴および効果は、本発明についての以下の説明から明らかになる。
【００１７】
図面中の同じ参照番号および参照符号は同様の機能を与える同じ要素を示している。
【００１８】
まず、図１を参照すると、本発明を適用した全波ブリッジ整流器を用いた公知のＡＣ／ＤＣコンバータの回路図が見られる。このような回路では、変圧器１１０を使用して、一次回路と二次回路との間を絶縁し、ＡＣ電圧の昇圧および降圧をＤ１、Ｄ２、Ｄ３、Ｄ４からなる全波ブリッジに対して行う。二次側リード１１２が二次側リード１１４に対して十分な正電圧にあれば、ダイオードＤ２が導通して抵抗１１６を通してキャパシタ１１８を充電し、またはさらに充電して、負荷１１９に電流を供給し、この電流がダイオードＤ３を通じてリード１１４に戻る。同様に、ＡＣ入力の他方の半サイクル中は、二次側リード１１４の電圧が二次側リード１１２に対して十分な正電圧であれば、ダイオードＤ４が導通して、抵抗１１６を介して電流を供給し、キャパシタ１１８を充電し、負荷１１９に電流を供給し、キャパシタ電流および負荷電流はダイオードＤ１を介して二次リード１１２に戻る。したがって、ダイオードＤ１〜Ｄ４からなる全波ブリッジから電流が伝達される度に、２つダイオード電圧降下が直列にその出力に加わることが理解できるであろう。さらに、いずれのダイオード対も導通するのは、変圧器１１０の二次側の両端間の電圧がキャパシタ１１８両端間の電圧を２つのダイオードの電圧降下分を超えたときだけであるので、ブリッジ出力部に電流が伝達されるのがごく一部の時間だけである、すなわち変圧器の二次電圧が正側または負側のピーク電圧にある、またはその付近にある時だけであることが明らかである。
【００１９】
図１の回路は、本発明の適用を意図する回路の形式を例示したに過ぎない。これらの回路は、ダイオードが２つのダイオード接続部の両端間に正（順方向）ならびに負（逆方向）の差電圧が印加され、ダイオードの機能がＤＣ電流出力または整流電流出力を供給する機能である回路として特徴付けることができる。これは、ダイオードの設計上の機能が、やはり使用時に負の差電圧がダイオードに印加されるか否かについて、電流導通時のダイオードの順方向導通電圧降下特性に応じて電圧基準を提供することとされる用途からは区別されるべきである。本発明を使用することが特に適する回路は、やはり、（１つまたは複数の）ダイオードがダイオード接続部の両端間で正ならびに負の差電圧を印加され、ダイオード（１つまたは複数の）の機能が、それに接続された１つまたは複数の回路に十分な電力レベルのＤＣまたは整流電流出力を供給する電力整流機能とされた回路として特徴付けることができる。これは、ダイオードの望ましい機能が、ダイオードのＤＣまたは整流電流出力から給電されていない後段の回路で使用または処理される単一レベルの電流を供給することとされた用途からは区別されるべきである。
【００２０】
図１に示した種類の多くの回路では、平滑キャパシタ１１８に加えて出力部でリニア電圧レギュレータを使用してもよい。さらに、電流制限抵抗として働く抵抗１１６は、変圧器の二次側抵抗を選択することで、別個の回路部品としては省略してもよく、変圧器は、対象となる実質的にすべての用途で、その電力損失を放散するのに十分なサイズの現行のディスクリート部品となろう。しかし、本発明に対して特に重要なのは、Ｄ１〜Ｄ４のダイオード自体である。というのは、これらのダイオードの電力損失は一般に必要な回路機能をもたらすわけではなく、かえって不要な電力放散および発熱を生じるだけであるからであり、ディスクリートの形態であろうと集積回路の形態であろうとより大きなダイオードを使用することが必要となり、実際にこの余分な電力出力（たとえば、負荷が必要とする電力にダイオードが放散する電力を加えたもの）を供給するために必要となる変圧器のサイズが増大する。
【００２１】
本発明は、ダイオード順方向導通電圧降下が低く、逆方向漏れ電流が低く、主として上記のおよび他の回路で使用する電圧能力が高いダイオードおよび／またはダイオード機能を実現することに向けられており、このダイオードは使用中に順方向および逆方向バイアスを印加してもよく、または実際に印加される。これは、本発明において、概略的に図２Ａおよび２Ｂで示したダイオード接続された電界効果デバイスを使用することにより、それぞれｎチャネルおよびｐチャネルのダイオード接続された電界効果デバイスとして実現される。本発明の好ましい実施形態によると、このようなデバイスは、共通のゲートおよびドレイン接続部、典型的には基板上の導電層を使用して作製され、より好ましくは作製後のデバイスの電気的特性を強化する１つまたは複数の特定の作製技法を使用して作製される。図２Ｃは、図２Ａおよび２Ｂのダイオード接続された電界効果デバイスの等価ダイオードを、対応する陽極「Ａ」と陰極「Ｃ」と共に示す。
【００２２】
本発明は、ダイオード接続構成を有する１つまたは複数の縦形でシリンドリカル状の金属／酸化物／半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）を形成することによって半導体ダイオードを実現する。ダイオード接続構成を有する１つまたは複数の並列接続された縦形でシリンドリカル状の金属／酸化物／半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）を、ダイオード構成縦形金属／酸化物／半導体型電界効果デバイス（ＭＯＳＦＥＤ）と呼ぶことにする。
【００２３】
また、上記のダイオード構成縦形ＭＯＳＦＥＤの製造において、米国特許出願０９／６８９０７４、「ＭＥＴＨＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＰＡＴＴＥＲＮＩＮＧ ＦＩＮＥ ＤＩＭＥＮＳＩＯＮＳ」（Ｒｉｃｈａｒｄ Ａ．Ｍｅｔｚｌｅｒが２０００年１０月１２日に出願、本明細書に参照として組み込む）に記載したマスキングおよび製造技法を使用すると、これを用いない場合に比較して、本発明でマスキング・コストを低減し、より微細な配線を提供することが可能である。
【００２４】
本発明の実施形態の製造工程を、図３Ａ〜３Ｎおよび図４Ａ〜４Ｎの断面図に関連して本発明で提示する。これらの例示的工程により、本発明のダイオード構成縦形金属／酸化物／半導体型電界効果デバイス（ＭＯＳＦＥＤ）が形成される。１つのダイオード構成縦形金属／酸化物／半導体型電界効果デバイスを、共通のゲート・ドレイン接続部で接続されたシリンドリカルで縦形の金属／酸化物／半導体型電界効果トランジスタのように考えることができる。（これについて、本明細書で特定する目的で、ソースおよびドレインは通常の順方向導通の意味で特定されるものとし、ソースとドレインが逆方向にバイアスされたデバイスの場合に逆転することが理解されるであろう。）本発明のダイオード構成縦形金属／酸化物／半導体型電界効果デバイスは、縦形ＭＯＳＦＥＤとも称することもできる。ただし、本発明は、従来の金属／酸化物／半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）ではない。というのは、本発明は異なった動作をし、かつ異なった方法で形成されるからである。後ほど説明することになるが、典型的な適用例では、緊密に詰め込まれた多数のＭＯＳＦＥＤデバイスが、同一基板上に形成され、それらはすべて共通のゲート・ドレイン接続部および共通のソース接続部を有する。したがって、本明細書で使用されるＭＯＳＦＥＤを、同一基板上で共通接続がなされた複数のデバイスからなる単一デバイスと称してもよい。
【００２５】
図３Ａ〜３Ｎに、本発明のダイオード接続された金属／酸化物／半導体型電界効果デバイスを製造する例示的方法の諸工程を示す断面図を示す。ダイオード接続されたまたはダイオード構成の縦形ＭＯＳＦＥＤが、シリンドリカルの台を用いて形成される。図３Ａ〜３Ｌはウェハの一部のみを示しており、ＭＯＳＦＥＤデバイス１つの形成を示したものである。典型的には、上記のような複数のデバイスは、共通接続された多数のデバイスからなるクラスタを、より大きな部分または半導体ウェハ全体に対して複製することによって同時に形成される。また、典型的には、複数のデバイスからなる各クラスタは、必要なブレークダウン電圧を付与するために従来技術でよく知られた縁部終端部のある形態を取り入れている。
【００２６】
図３Ａは、２つのシリコン・エピタキシャル層を有するウェハである開始用シリコン基板を示す。基板３００の表面に直接配置された第１のシリコン・エピタキシャル層３０１は、基板と同一の導電型を有し、ダイオード・デバイスの逆方向バイアス・ブレークダウン電圧を向上させるために設けられるものである。第１の層の上に直接配置され、ウェハの表面を形成する第２のエピタキシャル層３０２は、反対の導電型を有する。Ｎ型基板を用いる一実施形態では、約４５Ｖの逆方向バイアス・ブレークダウン電圧を実現するために、第１のシリコン・エピタキシャルは抵抗率が約１．１Ωｃｍ、厚さが約３μｍとされる。第２のＰ型エピタキシャル層は、抵抗率が０．２５Ωｃｍであり、厚さが０．６μｍであり、これはＭＯＳＦＥＤの閾値を確定するために選択されたものである。シリコン・エピタキシャル層を有するエピタキシャル・ウェハは、開始用素材として購入してもよく、または公知の標準的エピタキシャル成長技法を用いるダイオード製造工程の一部として形成してもよい。第２のエピタキシャル層は、堆積または注入技法後にドライビングを行って、第１エピタキシャル層の表面に第２の導電型を形成することで代替できる。
【００２７】
Ｎ型シリコン基板の場合、基板３００の下側すなわち背面側表面が陰極を形成し、基板３００の上面の一部が陽極となるように形成される。Ｐ型シリコン基板の場合、ダイオードの各端子は逆転し、基板３００の下側すなわち背面側表面が陽極を形成し、基板３００の上面の一部が陰極となるように形成される。
【００２８】
薄い酸化物層３０３が図３Ｂに示すように基板３００の表面上に成長され、それに続くシート状インプラントをランダマイズ（randomize）する。薄い酸化物３０３は典型的には厚さが３００Åである。後続のシート状インプラントはマスクによるマスキングは必要とせず、むしろウェハ全体に対して注入したイオンから構成される。シート状インプラントは、縦形ＭＯＳＦＥＤダイオードのＰ型バック・ゲート領域に対して良好なオーミック接触を付与するべきものである。このインプラントは、４×１０15ａｔｏｍ／ｃｍ2、エネルギー１５ＫｅＶのホウ素インプラントである。
【００２９】
再び図３Ｂを参照すると、第１のマスキング工程の仕上がりが示されている。第１のマスキング工程およびエッチングに先立ち、ウェハに対して薄い酸化物３０３の面上にある酸化物層が付着される。次いで、この酸化物層は、マスクを用いてパターニングされ、薄い酸化物３０３の一部を含む領域がエッチング除去されて、シリンドリカル状の構築台３０４を薄い酸化物３０３の頂部上に形成する。一実施形態では、シリンドリカル状の構築台３０４は、高さが約１．０μｍである。台３０４の形状は任意のシリンドリカル状であってよく、これには、円形、六角形、正方形、長方形、ならびに蛇形など他の立体形状が含まれるが、それらに限定されるものではない。本明細書の説明を簡単にするために、シリンドリカル状が長方形であり、酸化物層から取り出して形成された長方形シリンドリカル台またはバーを構成しているものと仮定する。図３Ｂは、シリコン・ウェハ上に形成された複数の長方形シリンドリカル台３０４（４個）の断面図を示している。一実施形態では、長方形シリンドリカル構築台３０４の寸法は、幅が約０．１５μｍであり、高さが約１．０μｍであり、配置間隔が約０．４μｍである。これらの寸法は、ダイオードが構成された縦形ＭＯＳＦＥＤに対して同様なデバイス物理作用を与えるために、注入レベルの任意の調整に合せて変更できることを理解されたい。複数の台３０４それぞれの周囲の工程をさらに詳細に示すために、シリコン・ウェハの領域３１０を拡大して図３Ｃに示す。
【００３０】
ここで、図３Ｃを参照すると、図３Ｂの領域３１０の拡大図が示されている。長方形のシリンドリカル構築台３０４が、基板３００上の薄い酸化物３０３の面上に形成されている。図３Ｄ〜３Ｌは、図３Ｃの長方形のシリンドリカル構築台３０４に対してダイオード構成縦形ＭＯＳＦＥＤの工程をさらに進めた状況を示している。
【００３１】
ここで、図３Ｄを参照すると、台３０４間にある薄い酸化物層３０３および基板３００の一部が深さ約５００Åまでエッチング除去されて、浅いシリコン・トレンチおよび基板台３０９が形成されている。このエッチング工程は、反応性イオン・エッチング（ＲＩＥ、方向性エッチング）であり、これは一般に、トレンチ型金属／酸化物／半導体（ＭＯＳ）型トランジスタおよびキャパシタを形成するためにシリコンの加工に使用されるものである。次いで、Ｎ型陽極コンタクト・インプラントが行われ、これは典型的には３Ｅ１５のドーズで１５ＫｅＶのヒ素である。これにより、各台の縁の周囲に領域３１２が形成され、これはデバイスの表面で陽極領域（ドレイン）となるものである。
【００３２】
次いで、図３Ｅを参照すると、追加のシリコン・エッチングが深さ０．６μｍまで行われている。これにより、シリコン台構造の上部に陽極領域３１２が残される。これに、別のヒ素インプラント３１４（ドーズ３ｅ１４、１５ＫｅＶ）が続き、ＦＥＤのソースを形成する。
【００３３】
さらに５００Åだけ第３のシリコン・エッチングを行った結果を図３Ｆに示す。これにより、トレンチ底部の第２インプラントの大部分が除去され、分離されたソース・インプラント３１４が残るが、これは、Ｎ型エピタキシャル層が使用されていればそれと接触し、Ｎ型エピタキシャル層が使用されていなければＮ型基板と接触するものである。この第２のインプラントは必須ではなく、代替実施形態では、第２インプラントと第３シリコン・エッチングを用いずにデバイスが作製される。ただし、この第２インプラントはデバイスのオン抵抗を低減するのに有効である。
【００３４】
図３Ｇに示すように、酸化物台の残留部分が剥離され、１００Åのゲート酸化物層３１６および高ドープのポリシリコン層３１８が、ゲート形成の第１段階でデバイス上に共形的に堆積される。
【００３５】
次の工程は、ポリシリコン層のＲＩＥエッチング（方向性エッチング）であり、酸化物層上で停止して、図３Ｈに示す側壁ゲート領域３１８を形成する。この後、逆方向バイアス（オフ）時にゲート酸化物の底部からの電位を阻止するＰ型領域３２０を構成するホウ素インプラントが形成される。
【００３６】
図３Ｉに示すように、さらなるポリシリコンＲＩＥエッチングが行われる。これによりポリ・ゲート３１８の頂部が下方へ移動し、ドレイン要素へのアクセスが可能になる。これに続いて、酸化物エッチングが行われて、図３Ｊに示すようにゲート酸化物が除去される。これは、ＴｉＳｉまたはＴｉＷ等の金属拡散障壁３２２を付着させるために、表面を準備することになる。図３Ｋは、障壁金属層３２２および上部金属層３２４を当構造に対して付着させて仕上げたデバイスを示している。
【００３７】
図３Ｌは、最終金属が付着させられた４個の台からなる仕上がり部分を示している。ただし、ここではデバイスのソース・コンタクトは図示していない。いくつかの適用例では、ソース・コンタクトは、図３Ｍに示すように、縦形ＭＯＳＦＥＤデバイス３３２とは反対に、基板３００の背面上にメタライゼーション層３３０を堆積させることにより作製される。他の適用例では、縦形ＭＯＳＦＥＤデバイス３３２はウェル３３４内に形成され、ソース・コンタクトは、図３Ｎに示すように、縦形ＭＯＳＦＥＤデバイスに隣接するまたはこれを囲むウェル表面上にメタライゼーション層３３０を堆積させることにより作製される。
【００３８】
図４Ａ〜図４Ｍを参照すると、本発明のＭＯＳＦＥＤを形成する方法の代替例が理解できる。この方法では、初期の工程は、図３、特に図３Ａ〜３Ｄに関して説明した工程と同じである。したがって、図４Ａ〜４Ｄは図３Ａ〜図４Ｄと同一であり、同一の参照符号を用いている。図４Ｄの領域３１２を形成するｎ型陽極コンタクト・インプラントに続いて、酸化物層が堆積され、次いで方向性エッチングによりエッチ・バックされて、図４Ｅに示すように側壁領域４００が残る。その後、さらなる方向性エッチング工程が行われ、これに、ｎ型領域４０２を構成する別のｎ型、典型的にはヒ素のインプラントが続く。次いで、さらなる方向性エッチング工程が行われ、図４Ｇに示すようにソース領域４０２が残る。次いで、図４Ｈに示すように、酸化物側壁領域４００が剥離され、先の実施形態と比較して領域３１２に対する良好に物理的にアクセスできるようにする。酸化物台の残留部分はやはり剥離される。
【００３９】
次のステップは、図３Ｉに示すような、ゲート酸化物層４０４および高ドープのポリシリコン層４０６を配置することである。次いで、方向性エッチングにより、酸化物４０４の水平表面からポリシリコンを除去して、図４Ｊに示すように側壁部４０６を残す。さらに、方向性エッチングを行って側壁部４０６の高さを減じ、特に領域４０８からポリシリコンを除去する。この後、露出表面からゲート酸化物層を除去して、領域３１２を露出させ、その後、拡散障壁４１０および上部金属層４１２を堆積させて、１個のシリンドリカル・デバイスについては図４Ｍの最終構造を形成し、あるいは複数のデバイスについては図４Ｎの最終構造を形成する。先に述べたように、ソース・コンタクトは、図３Ｍのメタライゼーション層３３０のような、基板の反対面上のメタライゼーション層を用いて作製される、あるいは、図３Ｍのようにシリンドリカルデバイスが形成されるウェルに接触するメタライゼーション層を用いて作製される。
【００４０】
次いで、図５Ａ〜図５Ｃを参照すると、ダイオード構成縦形ＭＯＳＦＥＤの例示的な配列構成の上面図が示されている。図５Ａでは、ダイオード構成縦形ＭＯＳＦＥＤ３４０は円形のシリンドリカル台を用いて形成される。図５Ｂでは、ダイオード構成縦形ＭＯＳＦＥＤ３４０は長方形または正方形のシリンドリカル台を用いて形成される。図５Ｃでは、ダイオード構成縦形ＭＯＳＦＥＤ３４０は六角形のシリンドリカル台を用いて形成される。ダイオード構成縦形ＭＯＳＦＥＤ３４０の様々な形状を形成するために、上記台に対して他のシリンドリカル状を適用してもよい。
【００４１】
次に、図６を参照すると、ウェハ上の複数のダイオード活性領域９０が、それらの間にあるスクライブ・チャネル９１によって分離されている。各ダイオード活性領域９０には、複数のダイオード構成縦形ＭＯＳＦＥＤ３４０が配置されている。スクライブ・チャネル９１でのダイオード活性領域の縁部終端部は、いくつかの半導体デバイス終端法を用いて設けることが可能であり、その終端法には、米国特許第５８２５０７９号「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｏｄｅｓ ｈａｖｉｎｇ ｌｏｗ ｆｏｒｗａｒｄ ｃｏｎｄｕｃｔｉｏｎ ｖｏｌｔａｇｅ ｄｒｏｐ ａｎｄ ｌｏｗ ｒｅｖｅｒｓｅ ｃｕｒｒｅｎｔ ｌｅａｋａｇｅ」（Ｒｉｃｈａｒｄ Ａ．ＭｅｔｚｌｅｒとＶｌａｄｉｍｉｒ Ｒｏｄｏｖにより１９９７年１月２３日に出願）に記載されたテーパ終端法、または、米国特許出願０９／３９５７２２「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｔｅｒｍｉｎａｔｉｏｎ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」（Ｒｉｃｈａｒｄ Ｍｅｔｚｌｅｒにより１９９９年９月１４日に出願）に記載されたメサ終端法が含まれる。さらに、公知の単一または複数のノーマル・リング終端法が使用可能であり、あるいは、電圧的に可能であれば、デバイス活性拡散部と一体化された簡便なガード・リングが使用可能である。
【００４２】
次いで、図７を参照すると、並列に接続された複数のダイオード３４０（それぞれが１個のダイオード構成縦形ＭＯＳＦＥＤを示す）を有するダイオード活性領域の概略的な等価図である。ダイオード接続された縦形ＭＯＳＦＥＤデバイス３４０それぞれの電流能力が加算されることにより、高い電流伝達能力がもたらされる。ウェハ上で各クラスタ中に数百個以上のＭＯＳＦＥＤデバイス活性領域９０があってもよいが、図７では４個のみを示しているということを理解されたい。個別ダイオード活性領域９０それぞれは、個別ダイオード構成縦形ＭＯＳＦＥＤ３４０を数千個含むことができる。
【００４３】
ダイオードの電流能力に関しては、順方向電流が、互いに並列に結合したダイオード構成縦形ＭＯＳＦＥＤ３４０の個数の関数となる。
【００４４】
閾値電圧に関しては、ドーパント、その濃度、ならびにダイオード構成縦形ＭＯＳＦＥＤ製造用の他の材料および寸法を適切に選択することにより、陽極および陰極の間で実質的にゼロの順方向バイアスだけで導通するようにチャネル領域を作製してもよい。したがって、電源等の実際の整流用途では、本発明により、整流デバイス中の消費電力および発熱が低減し、作製された回路の全体的な効率が大きく向上する。
【００４５】
本明細書で、ダイオード構成縦形ＭＯＳＦＥＤを作製するためのいくつかの例示的方法、ならびにそのようにして作製されたＭＯＳＦＥＤを開示した。それらの例示的方法では、ＭＯＳＦＥＤが形成される半導体基板に対する些細なアライメント要件で済むシングル・マスキング工程があることに留意されたい。その後、追加工程それぞれは、前の工程に対する自己整合であり、それによって多数のマスクが省かれ、特に、半導体デバイスの作製に通常使用されるマスク・セットの各マスク間のクリティカルなアライメント要件が省かれることになる。これにより、加工が簡単になり、歩留りが向上し、マスク・アライメントの相違に起因するウェハ間のデバイスばらつきが低減される。
【００４６】
前述のいくつかの例では、いくつかの代替材料および方法を示した。ただし、特定の代替材料および方法を示したにしても、本発明でそれらに対するさらに別の材料や別の工程が、製造方法または作製されるダイオード・デバイスで使用されることを排除するものではないことに留意されたい。反対に、本明細書で示した以外の工程や材料は当業者には自明であろう。したがって、本発明をいくつかの好ましい実施形態に関して開示し説明したが、本発明のダイオードおよびそれを作製する方法は本発明の精神と範囲から逸脱することなく変更できることを当業者は理解されよう。
【図面の簡単な説明】
【００４７】
【図１】本発明を適用できる全波整流器を用いた公知のＡＣ／ＤＣコンバータの回路図である。
【図２】Ａ、Ｂ：本発明に従ってダイオード接続したｎチャネルおよびｐチャネルの金属／酸化物／半導体型電界効果デバイスの概略図である。Ｃ：図２Ａおよび図２Ｂのダイオード接続された金属／酸化物／半導体型電界効果デバイスの等価回路である。
【図３】本発明のダイオード接続された金属／酸化物／半導体型電界効果デバイスを製造する例示的方法の諸工程を示す断面図である。
【図４】本発明のダイオード接続された金属／酸化物／半導体型電界効果デバイスを製造する別の例示的方法の諸工程を示す断面図である。
【図５】本発明の縦形ＭＯＳＦＥＤダイオードに対する変更構造例の上面図である。
【図６】複数の縦形ＭＯＳＥＤダイオードが形成されるウェハ上の活性ダイオード領域を示す図である。
【図７】１つの活性ダイオード領域の電気的等価物を示す概略図である。

Claims (20)

  1. ａ）第１導電型の半導体ボディを準備する工程であって、前記半導体ボディが第１表面上に第２導電型の層を有する工程と、
    ｂ）前記第２導電型層上に複数のシリンドリカル酸化物台を形成する工程と、
    ｃ）方向性エッチングを行って、各台間の前記第２導電型層中にトレンチを形成する工程と、
    ｄ）各台間の前記第２導電型層中に第１導電型の領域を形成する工程であって、前記領域が前記台の下方にいくらか延びている、工程と、
    ｅ）方向性エッチングを行って、各台間の前記第２導電型層を通して延びるより深いトレンチを形成し、各台間の前記第２導電型層中の前記第１導電型領域を除去し、前記第２導電型層のうち前記台の下方にいくらか延びた部分は除去しない、工程と、
    ｆ）ゲート酸化物を堆積する工程と、
    ｇ）高ドープのポリ半導体層を堆積する工程と、
    ｈ）前記ポリ半導体層に対して方向性エッチングを行って、各台間の前記ゲート酸化物から前記ポリ半導体層を除去する工程と、
    ｉ）注入を行って、各台間の領域を第１導電型から第２導電型へ変換する工程と、
    ｊ）方向性エッチングを行って、前記台の側壁上の前記酸化物上にあるポリ半導体層の高さをさらに減じて、前記ｄ）の層の残留部の高さにする工程と、
    ｋ）露出した前記ゲート酸化物を除去する工程と、
    ｌ）ダイオードに対する第１電気コンタクトとして導電層を堆積する工程と、
    ｍ）ダイオードに対する第２電気コンタクトとして、前記半導体ボディに対する電気的コンタクトを形成する工程と
    を含むダイオード形成方法。
  2. 前記半導体ボディが半導体基板であり、前記第２電気コンタクトが、前記基板の第２表面上にメタライゼーション層を形成することによって設けられる請求項１に記載の方法。
  3. 前記半導体ボディが、第２導電型の半導体基板中のウェルであり、前記第２電気コンタクトが、前記ウェルに対して電気コンタクトを形成することによって設けられる請求項１に記載の方法。
  4. 前記半導体がシリコン半導体である請求項１に記載の方法。
  5. 前記半導体ボディがＮ型導電性のシリコン半導体ボディである請求項４に記載の方法。
  6. ａ）第１導電型の半導体ボディの第１表面上に複数のシリンドリカル半導体台を形成する工程であって、前記台は、前記半導体ボディから延びる第１導電型の下部領域と、第２導電型の上部領域とを有しており、前記台の前記上部領域と前記下部領域の間でｐｎ接合が形成され、さらに、前記台は、前記ｐｎ接合に隣接する前記上部領域内にあり、その周辺に延びる第１導電型の領域を有する、工程と、
    ｂ）前記下部領域から延び、かつ前記上部領域の周辺に延びるゲート酸化物および導電性ゲートを形成する工程と、
    ｃ）前記導電性ゲートに接触する導電層を形成する工程と、
    ｄ）前記半導体ボディに対して導電性コンタクトを形成する工程と
    を含むダイオード形成方法。
  7. 前記半導体ボディが半導体基板であり、前記半導体ボディに対する前記導電性コンタクトが、前記基板の第２表面上にメタライゼーション層を形成することによって設けられる請求項６に記載の方法。
  8. 前記半導体ボディが第２導電型の半導体基板中にあるウェルであり、前記半導体ボディに対する前記導電性コンタクトが、前記ウェルに対する電気コンタクトを形成することによって設けられる請求項６に記載の方法。
  9. 前記半導体がシリコン半導体である請求項６に記載の方法。
  10. 前記半導体ボディがＮ型導電性のシリコン半導体ボディである請求項９に記載の方法。
  11. 第１導電型の半導体ボディと、
    前記半導体ボディ上の第１表面上の複数のシリンドリカル台であって、各台は第１導電型の下部領域および第２導電型の上部領域を有し、前記下部領域と前記上部領域の間にｐｎ接合が形成され、前記下部領域および前記上部領域は各台の側壁を決めているシリンドリカル台と、
    前記ｐｎ接合に隣接する各台の上部領域の周辺にある第１導電型の領域と、
    前記下部領域から各台の前記上部領域の周辺にある前記第１導電型領域に延びる、各台の前記側壁上のゲート酸化物であって、各台の前記上部領域の周辺にある前記第１導電型領域の部分が前記ゲート酸化物によって覆われてはいないゲート酸化物と、
    前記ゲート酸化物を覆う導電性ゲートと、
    各台間の第２導電型層と、
    前記複数のシリンドリカル台を覆い、各台の前記上部領域の周辺にある前記導電性ゲートおよび前記第１導電型領域に対して電気コンタクトをなす導電層と、
    前記半導体ボディに対して電気コンタクトをなす導電層と
    を備えたダイオード。
  12. 前記半導体ボディが半導体基板であり、前記半導体に対して電気コンタクトをなす前記導電層が、前記基板上の第２表面上のメタライゼーション層である請求項１１に記載のダイオード。
  13. 前記半導体ボディが第２導電型の半導体基板中にあるウェルであり、前記半導体に対して電気コンタクトをなす前記導電層が、前記ウェルに対する電気コンタクトである請求項１１に記載のダイオード。
  14. 前記半導体がシリコン半導体である請求項１１に記載のダイオード。
  15. 前記半導体ボディがＮ型導電性のシリコン半導体ボディである請求項１４に記載のダイオード。
  16. 第１導電型の半導体ボディ上の第１表面上の複数のシリンドリカル半導体台であって、前記台は、前記半導体ボディから延びる第１導電型の下部領域、および第２導電型の上部領域を有し、前記下部領域と前記上部領域の間にｐｎ接合が形成され、さらに前記台は、前記ｐｎ接合に隣接する前記上部領域内にあり、その周辺に延びる第１導電型の領域を有する、シリンドリカル半導体台と、
    前記下部領域から各台の前記上部領域内の前記第１導電型領域に延び、かつ各台の前記上部領域の周辺に延びる、ゲート酸化物および導電性ゲートと、
    前記導電性ゲート、および前記上部領域内にありその周辺に延びる前記第１導電型領域と接触する導電層と、
    前記半導体ボディに対する導電コンタクトと
    を備えたダイオード。
  17. 前記半導体ボディが半導体基板であり、前記半導体ボディに対する前記導電性コンタクトが、前記基板の第２表面上にメタライゼーション層を形成することによって設けられる請求項１６に記載のダイオード。
  18. 前記半導体ボディが第２導電型の半導体基板中にあるウェルであり、前記半導体ボディに対する前記導電性コンタクトが、前記ウェルに対する電気コンタクトを形成することによって設けられる請求項１６に記載のダイオード。
  19. 前記半導体がシリコン半導体である請求項１６に記載のダイオード。
  20. 前記半導体ボディがＮ型導電性のシリコン半導体ボディである請求項１９に記載のダイオード。
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