JPH06342913A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06342913A JPH06342913A JP13215393A JP13215393A JPH06342913A JP H06342913 A JPH06342913 A JP H06342913A JP 13215393 A JP13215393 A JP 13215393A JP 13215393 A JP13215393 A JP 13215393A JP H06342913 A JPH06342913 A JP H06342913A
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- region
- semiconductor
- epitaxial layer
- semiconductor region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 パワー半導体デバイスとその制御用半導体素
子とを１チップに組み込んだスマート・パワー半導体装
置の耐圧を向上させる。 【構成】 ｎ+ 型半導体基板２１の上面にｎ- 型エピタ
キシャル層２２を形成し、そのｎ- 型エピタキシャル層
２２内にｎ+ 型半導体基板２１から距離Ｗ１を隔てた位
置にｐ型埋込み領域２３を形成する。さらに、ｐ+ 型分
離領域２４を形成してｎ- 型エピタキシャル層２２の表
面部を選択的に分離してｎ- 型半導体領域２２’を形成
する。ｎ- 型エピタキシャル層２２の表面部に多数のｐ
型ボディ領域２５およびｎ+ 型ソース領域２６とからな
るパワーＭＯＳＦＥＴ部を形成し、ｎ- 型半導体領域２
２’に制御部を形成する。
子とを１チップに組み込んだスマート・パワー半導体装
置の耐圧を向上させる。 【構成】 ｎ+ 型半導体基板２１の上面にｎ- 型エピタ
キシャル層２２を形成し、そのｎ- 型エピタキシャル層
２２内にｎ+ 型半導体基板２１から距離Ｗ１を隔てた位
置にｐ型埋込み領域２３を形成する。さらに、ｐ+ 型分
離領域２４を形成してｎ- 型エピタキシャル層２２の表
面部を選択的に分離してｎ- 型半導体領域２２’を形成
する。ｎ- 型エピタキシャル層２２の表面部に多数のｐ
型ボディ領域２５およびｎ+ 型ソース領域２６とからな
るパワーＭＯＳＦＥＴ部を形成し、ｎ- 型半導体領域２
２’に制御部を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
にパワー半導体デバイスとその制御用半導体素子とを同
一基板上に形成した半導体装置に関する。
にパワー半導体デバイスとその制御用半導体素子とを同
一基板上に形成した半導体装置に関する。
【０００２】
【従来の技術】大電力を扱うパワーエレクトロニクスが
普及し、さまざまな応用がなされている。たとえば、集
積度を高めるために、パワー半導体デバイスとその制御
用半導体素子とを１チップに組み込んだ、スマート・パ
ワー半導体装置（インテリジェント・パワー半導体装
置）が製造されている。
普及し、さまざまな応用がなされている。たとえば、集
積度を高めるために、パワー半導体デバイスとその制御
用半導体素子とを１チップに組み込んだ、スマート・パ
ワー半導体装置（インテリジェント・パワー半導体装
置）が製造されている。
【０００３】図２は、上記スマート・パワー半導体装置
のパワー半導体デバイス部をＭＯＳＦＥＴとした、スマ
ート・パワーＭＯＳＦＥＴの一部断面図である。同図に
おいて、ｎ+ 型半導体基板１の上面にｎ- 型エピタキシ
ャル層２が形成されている。そして、ｎ- 型エピタキシ
ャル層２は、ｐ型埋込み層３およびｐ+型分離領域４に
よって２つの領域に分離されている。ここで、ｐ型埋込
み層３およびｐ+ 型分離領域４によって囲まれるｎ- 型
半導体領域２’は、制御用のトランジスタ等を形成する
領域であり、その他の領域にパワーＭＯＳＦＥＴを形成
する。
のパワー半導体デバイス部をＭＯＳＦＥＴとした、スマ
ート・パワーＭＯＳＦＥＴの一部断面図である。同図に
おいて、ｎ+ 型半導体基板１の上面にｎ- 型エピタキシ
ャル層２が形成されている。そして、ｎ- 型エピタキシ
ャル層２は、ｐ型埋込み層３およびｐ+型分離領域４に
よって２つの領域に分離されている。ここで、ｐ型埋込
み層３およびｐ+ 型分離領域４によって囲まれるｎ- 型
半導体領域２’は、制御用のトランジスタ等を形成する
領域であり、その他の領域にパワーＭＯＳＦＥＴを形成
する。
【０００４】パワーＭＯＳＦＥＴ部では、ｎ- 型エピタ
キシャル層２の表面部に、複数のｐ型ボディ領域５が互
いに所定間隔を隔てて形成されている。そして、ｐ型ボ
ディ領域５の表面部には、選択的にｎ+ 型ソース領域６
が形成されている。
キシャル層２の表面部に、複数のｐ型ボディ領域５が互
いに所定間隔を隔てて形成されている。そして、ｐ型ボ
ディ領域５の表面部には、選択的にｎ+ 型ソース領域６
が形成されている。
【０００５】これらの領域が形成されているｎ- 型エピ
タキシャル層２の表面では、ｎ+ 型ソース領域６とｎ-
型エピタキシャル層２の間のｐ型ボディ領域５の上部お
よびｐ型ボディ領域５，５間のｎ- 型エピタキシャル層
２の上部において、ｎ+ 型ソース領域６の端部にまで広
がってシリコン酸化膜７が形成されている。そして、シ
リコン酸化膜７の上面には、ゲート電極８が形成されて
いる。また、ｎ+ 型ソース領域６の表面およびｐ型ボデ
ィ領域５の一部表面に接続してソース電極９が形成され
ており、そのソース電極９はｐ+ 型分離領域４の表面に
形成されている電極１０に接続されている。さらに、ｎ
+ 型半導体基板１の下面には、一様にドレイン電極１１
が形成されている。このように、パワーＭＯＳＦＥＴ部
は、並列に接続された複数の縦型ＭＯＳＦＥＴによって
構成されている。
タキシャル層２の表面では、ｎ+ 型ソース領域６とｎ-
型エピタキシャル層２の間のｐ型ボディ領域５の上部お
よびｐ型ボディ領域５，５間のｎ- 型エピタキシャル層
２の上部において、ｎ+ 型ソース領域６の端部にまで広
がってシリコン酸化膜７が形成されている。そして、シ
リコン酸化膜７の上面には、ゲート電極８が形成されて
いる。また、ｎ+ 型ソース領域６の表面およびｐ型ボデ
ィ領域５の一部表面に接続してソース電極９が形成され
ており、そのソース電極９はｐ+ 型分離領域４の表面に
形成されている電極１０に接続されている。さらに、ｎ
+ 型半導体基板１の下面には、一様にドレイン電極１１
が形成されている。このように、パワーＭＯＳＦＥＴ部
は、並列に接続された複数の縦型ＭＯＳＦＥＴによって
構成されている。
【０００６】一方、制御部においては、ｎ- 型半導体領
域２’の表面部に１つのｎ型ＭＯＳＦＥＴが形成されて
いる。すなわち、ｎ- 型半導体領域２’の表面部にｐ型
ウェル領域１２が形成されており、そのｐ型ウェル領域
１２の表面部にｎ+ 型ソース領域１３およびｎ+ 型ドレ
イン領域１４が互いに所定間隔を隔てて形成されてい
る。そして、ｎ+ 型ソース領域１３とｎ+ 型ドレイン領
域１４との間のｐ型ウェル領域１２の表面にはシリコン
酸化膜１５が形成されており、その上面にゲート電極１
６が形成されている。一般に、制御部は複数のｎ型ＭＯ
ＳＦＥＴ、ｐ型ＭＯＳＦＥＴなどから構成され、パワー
ＭＯＳＦＥＴ部の動作を制御する。
域２’の表面部に１つのｎ型ＭＯＳＦＥＴが形成されて
いる。すなわち、ｎ- 型半導体領域２’の表面部にｐ型
ウェル領域１２が形成されており、そのｐ型ウェル領域
１２の表面部にｎ+ 型ソース領域１３およびｎ+ 型ドレ
イン領域１４が互いに所定間隔を隔てて形成されてい
る。そして、ｎ+ 型ソース領域１３とｎ+ 型ドレイン領
域１４との間のｐ型ウェル領域１２の表面にはシリコン
酸化膜１５が形成されており、その上面にゲート電極１
６が形成されている。一般に、制御部は複数のｎ型ＭＯ
ＳＦＥＴ、ｐ型ＭＯＳＦＥＴなどから構成され、パワー
ＭＯＳＦＥＴ部の動作を制御する。
【０００７】上記構成のパワーＭＯＳＦＥＴ部のターン
オン動作は、ゲート端子Ｇから正のゲート電圧を印加
し、ｐ型ボディ領域５の表面近傍の導電型を反転させて
ｎチャネルを形成してドレイン・ソース間を導通させ
る。
オン動作は、ゲート端子Ｇから正のゲート電圧を印加
し、ｐ型ボディ領域５の表面近傍の導電型を反転させて
ｎチャネルを形成してドレイン・ソース間を導通させ
る。
【０００８】パワーＭＯＳＦＥＴ部と制御部との電気的
な分離は、電極１０をソース端子Ｓに接続し、ｐ型埋込
み層３およびｐ+ 型分離領域４とｎ- 型エピタキシャル
層２との間のｐｎ接合を逆バイアス状態にすることによ
って行っている。
な分離は、電極１０をソース端子Ｓに接続し、ｐ型埋込
み層３およびｐ+ 型分離領域４とｎ- 型エピタキシャル
層２との間のｐｎ接合を逆バイアス状態にすることによ
って行っている。
【０００９】
【発明が解決しようとする課題】ところで、上述のよう
なスマート・パワーＭＯＳＦＥＴは、大電流を流すとい
う用途からして、逆バイアスに対する耐圧の設計が重要
になってくる。そして、ドレイン・ソース間での所望の
耐圧を考慮して、ｎ- 型エピタキシャル層２の不純物濃
度やその厚さが設計されていた。
なスマート・パワーＭＯＳＦＥＴは、大電流を流すとい
う用途からして、逆バイアスに対する耐圧の設計が重要
になってくる。そして、ドレイン・ソース間での所望の
耐圧を考慮して、ｎ- 型エピタキシャル層２の不純物濃
度やその厚さが設計されていた。
【００１０】ところが、このスマート・パワーＭＯＳＦ
ＥＴを、たとえば、ドレイン端子Ｄにコイル負荷などを
接続して使用する場合、そのコイル負荷を遮断すると瞬
間的に大きなサージ電圧が発生する。そして、この瞬間
的なサージ電圧が、ｎ- 型エピタキシャル層２とｎ- 型
エピタキシャル層２に接続するｐ型半導体領域（ｐ型ボ
ディ領域５、ｐ+ 型分離領域４、およびｐ型埋込み層
３）との間のｐｎ接合に強い逆バイアス電圧となって印
加され、アバランシェ降伏などが発生する恐れがある。
ＥＴを、たとえば、ドレイン端子Ｄにコイル負荷などを
接続して使用する場合、そのコイル負荷を遮断すると瞬
間的に大きなサージ電圧が発生する。そして、この瞬間
的なサージ電圧が、ｎ- 型エピタキシャル層２とｎ- 型
エピタキシャル層２に接続するｐ型半導体領域（ｐ型ボ
ディ領域５、ｐ+ 型分離領域４、およびｐ型埋込み層
３）との間のｐｎ接合に強い逆バイアス電圧となって印
加され、アバランシェ降伏などが発生する恐れがある。
【００１１】ここで、アバランシェ降伏などが発生する
場所を考えるために、図２に示すようにｎ- 型エピタキ
シャル層２とｐ型ボディ領域５、ｐ+ 型分離領域４、お
よびｐ型埋込み層３との間のｐｎ接合を、それぞれダイ
オードと考えてＤ１，Ｄ２，Ｄ３とする。このとき、Ｄ
１，Ｄ２，Ｄ３の耐圧の差異は、ｎ- 型エピタキシャル
層２が共通であるため、ｐ型ボディ領域５、ｐ+ 型分離
領域４、およびｐ型埋込み層３の形状やｎ+ 型半導体基
板１までの距離に依存し、最も耐圧が小さいダイオード
においてアバランシェ降伏などが発生する。
場所を考えるために、図２に示すようにｎ- 型エピタキ
シャル層２とｐ型ボディ領域５、ｐ+ 型分離領域４、お
よびｐ型埋込み層３との間のｐｎ接合を、それぞれダイ
オードと考えてＤ１，Ｄ２，Ｄ３とする。このとき、Ｄ
１，Ｄ２，Ｄ３の耐圧の差異は、ｎ- 型エピタキシャル
層２が共通であるため、ｐ型ボディ領域５、ｐ+ 型分離
領域４、およびｐ型埋込み層３の形状やｎ+ 型半導体基
板１までの距離に依存し、最も耐圧が小さいダイオード
においてアバランシェ降伏などが発生する。
【００１２】しかしながら、従来のスマート・パワーＭ
ＯＳＦＥＴにおいては、ドレイン・ソース間の耐圧を得
るためにｎ- 型エピタキシャル層２の不純物濃度やその
厚さの設計をしていたが、Ｄ１，Ｄ２およびＤ３の個々
の耐圧の大小関係まで考えて設計を行っていなかった。
ＯＳＦＥＴにおいては、ドレイン・ソース間の耐圧を得
るためにｎ- 型エピタキシャル層２の不純物濃度やその
厚さの設計をしていたが、Ｄ１，Ｄ２およびＤ３の個々
の耐圧の大小関係まで考えて設計を行っていなかった。
【００１３】このため、もしＤ２またはＤ３、特にＤ３
の耐圧がＤ１よりも小さく、上記瞬間的なサージ電圧に
よってＤ３でアバランシェ降伏などが発生すると、ｎ-
型エピタキシャル層２からｐ型埋込み層３へ流れ込む電
流がトリガとなって、ｐ型埋込み層３、ｎ- 型半導体領
域２’、ｐ型ウェル領域１２、およびｎ+ 型ソース領域
１３またはｎ+ 型ドレイン領域１４によって構成される
ｐｎｐｎ接合の寄生サイリスタがターンオンし、ラッチ
アップ状態となってしまう場合がある。
の耐圧がＤ１よりも小さく、上記瞬間的なサージ電圧に
よってＤ３でアバランシェ降伏などが発生すると、ｎ-
型エピタキシャル層２からｐ型埋込み層３へ流れ込む電
流がトリガとなって、ｐ型埋込み層３、ｎ- 型半導体領
域２’、ｐ型ウェル領域１２、およびｎ+ 型ソース領域
１３またはｎ+ 型ドレイン領域１４によって構成される
ｐｎｐｎ接合の寄生サイリスタがターンオンし、ラッチ
アップ状態となってしまう場合がある。
【００１４】上記寄生サイリスタがいったんラッチアッ
プしてしまうと、制御部としての動作が行えなくなるだ
けでなく、制御部自体が破壊されてしまうという問題が
あった。
プしてしまうと、制御部としての動作が行えなくなるだ
けでなく、制御部自体が破壊されてしまうという問題が
あった。
【００１５】本発明は上記問題を解決するものであり、
パワー半導体デバイスとその制御用半導体素子とを同一
基板上に形成した半導体装置の耐圧を高くすることを目
的とする。
パワー半導体デバイスとその制御用半導体素子とを同一
基板上に形成した半導体装置の耐圧を高くすることを目
的とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体基板の上面に第１導電型の第１半導
体領域を形成し、第２導電型の第２半導体領域によって
上記第１半導体領域の表面部を選択的に第１半導体領域
から電気的に分離して第１導電型の第３半導体領域を形
成し、上記第１半導体領域にパワーデバイス部を形成
し、前記第３半導体領域に該パワーデバイス部の制御部
を形成した半導体装置を前提とする。
第１導電型の半導体基板の上面に第１導電型の第１半導
体領域を形成し、第２導電型の第２半導体領域によって
上記第１半導体領域の表面部を選択的に第１半導体領域
から電気的に分離して第１導電型の第３半導体領域を形
成し、上記第１半導体領域にパワーデバイス部を形成
し、前記第３半導体領域に該パワーデバイス部の制御部
を形成した半導体装置を前提とする。
【００１７】そして、パワーデバイス部の耐圧よりも、
上記第１半導体領域と上記第２半導体領域との間の耐圧
を高くする。また、上記パワーデバイス部を、複数の同
一セルを並列接続することによって構成する。
上記第１半導体領域と上記第２半導体領域との間の耐圧
を高くする。また、上記パワーデバイス部を、複数の同
一セルを並列接続することによって構成する。
【００１８】さらに、上記第１半導体領域内に第１導電
型の埋込み領域を形成し、上記第２半導体領域から広が
る空乏層が上記半導体基板に到達する前に、上記パワー
デバイス部の各セルから広がる空乏層が上記埋込み領域
に到達するように形成する。
型の埋込み領域を形成し、上記第２半導体領域から広が
る空乏層が上記半導体基板に到達する前に、上記パワー
デバイス部の各セルから広がる空乏層が上記埋込み領域
に到達するように形成する。
【００１９】
【作用】本発明の半導体装置においては、パワーデバイ
ス部の耐圧よりも、上記第１半導体領域と上記第２半導
体領域との間の耐圧が高いので、逆バイアス電圧が大き
くなると、パワーデバイス部において降伏が発生する。
このため、上記第２半導体領域によって上記第１半導体
領域から分離されている上記制御部が上記逆バイアス電
圧によって破壊されることはない。
ス部の耐圧よりも、上記第１半導体領域と上記第２半導
体領域との間の耐圧が高いので、逆バイアス電圧が大き
くなると、パワーデバイス部において降伏が発生する。
このため、上記第２半導体領域によって上記第１半導体
領域から分離されている上記制御部が上記逆バイアス電
圧によって破壊されることはない。
【００２０】また、上記パワーデバイス部は、複数の同
一セルの並列接続によって構成されているので、個々の
セルに流れる降伏による電流は均等に分配されるため、
上記セルが破壊されることはない。
一セルの並列接続によって構成されているので、個々の
セルに流れる降伏による電流は均等に分配されるため、
上記セルが破壊されることはない。
【００２１】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は、本発明の半導体装置の一実施例とし
て採り上げた、スマート・パワーＭＯＳＦＥＴの一部断
面図である。
説明する。図１は、本発明の半導体装置の一実施例とし
て採り上げた、スマート・パワーＭＯＳＦＥＴの一部断
面図である。
【００２２】同図において、ｎ+ 型半導体基板２１（第
１導電型の半導体基板）の上面に、ｎ- 型エピタキシャ
ル層２２（第１導電型の第１半導体領域）が形成されて
いる。そして、ｎ- 型エピタキシャル層２２内には、ｎ
+ 型半導体基板２１から距離Ｗ１を隔ててｐ型埋込み層
２３（第２導電型の第２半導体領域）が形成されてお
り、さらにｎ- 型エピタキシャル層２２の表面からｐ型
埋込み層２３に接続するようにｐ+ 型分離領域２４（ｐ
型埋込み層２３とともに第２導電型の第２半導体領域）
が形成されている。ここで、ｐ型埋込み層２３およびｐ
+ 型分離領域２４によって囲まれているｎ- 型エピタキ
シャル層２２の表面部の一部をｎ- 型半導体領域２２’
（第１導電型の第３半導体領域）と呼ぶことにする。そ
して、ｎ-型エピタキシャル層２２にパワーＭＯＳＦＥ
Ｔ部（パワーデバイス部）を形成し、ｎ- 型半導体領域
２２’内にそのパワーＭＯＳＦＥＴ部の制御部（制御
部）を形成する。
１導電型の半導体基板）の上面に、ｎ- 型エピタキシャ
ル層２２（第１導電型の第１半導体領域）が形成されて
いる。そして、ｎ- 型エピタキシャル層２２内には、ｎ
+ 型半導体基板２１から距離Ｗ１を隔ててｐ型埋込み層
２３（第２導電型の第２半導体領域）が形成されてお
り、さらにｎ- 型エピタキシャル層２２の表面からｐ型
埋込み層２３に接続するようにｐ+ 型分離領域２４（ｐ
型埋込み層２３とともに第２導電型の第２半導体領域）
が形成されている。ここで、ｐ型埋込み層２３およびｐ
+ 型分離領域２４によって囲まれているｎ- 型エピタキ
シャル層２２の表面部の一部をｎ- 型半導体領域２２’
（第１導電型の第３半導体領域）と呼ぶことにする。そ
して、ｎ-型エピタキシャル層２２にパワーＭＯＳＦＥ
Ｔ部（パワーデバイス部）を形成し、ｎ- 型半導体領域
２２’内にそのパワーＭＯＳＦＥＴ部の制御部（制御
部）を形成する。
【００２３】パワーＭＯＳＦＥＴ部では、ｎ- 型エピタ
キシャル層２２の表面部に、複数のｐ型ボディ領域２５
が互いに所定間隔を隔てて形成されている。そして、ｐ
型ボディ領域２５の表面部には、選択的にｎ+ 型ソース
領域２６が形成されている。また、ｎ- 型エピタキシャ
ル層２２内において、ｐ型ボディ領域２５の下部から距
離Ｗ２を隔てて、ｎ型埋込み領域２７（第１導電型の埋
込み領域）が形成されている。
キシャル層２２の表面部に、複数のｐ型ボディ領域２５
が互いに所定間隔を隔てて形成されている。そして、ｐ
型ボディ領域２５の表面部には、選択的にｎ+ 型ソース
領域２６が形成されている。また、ｎ- 型エピタキシャ
ル層２２内において、ｐ型ボディ領域２５の下部から距
離Ｗ２を隔てて、ｎ型埋込み領域２７（第１導電型の埋
込み領域）が形成されている。
【００２４】ｎ- 型エピタキシャル層２２の表面では、
ｎ+ 型ソース領域２６とｎ- 型エピタキシャル層２２の
間のｐ型ボディ領域２５の上部およびｐ型ボディ領域２
５，２５間のｎ- 型エピタキシャル層２２の上部におい
て、ｎ+ 型ソース領域２６の端部にまで広がってシリコ
ン酸化膜２８が形成されている。そして、シリコン酸化
膜２８の上面にはゲート電極２９が形成されており、各
ゲート電極２９はゲート端子Ｇに接続されている。ま
た、各ｎ+ 型ソース領域２６の表面および各ｐ型ボディ
領域２５の一部表面に接続してソース電極３０が形成さ
れており、そのソース電極３０は、ｐ+ 型分離領域２４
の表面に形成されている電極３１とともにソース端子Ｓ
に接続されている。さらに、ｎ+ 型半導体基板２１の下
面には一様にドレイン電極３２が形成されており、ドレ
イン端子Ｄに接続されている。
ｎ+ 型ソース領域２６とｎ- 型エピタキシャル層２２の
間のｐ型ボディ領域２５の上部およびｐ型ボディ領域２
５，２５間のｎ- 型エピタキシャル層２２の上部におい
て、ｎ+ 型ソース領域２６の端部にまで広がってシリコ
ン酸化膜２８が形成されている。そして、シリコン酸化
膜２８の上面にはゲート電極２９が形成されており、各
ゲート電極２９はゲート端子Ｇに接続されている。ま
た、各ｎ+ 型ソース領域２６の表面および各ｐ型ボディ
領域２５の一部表面に接続してソース電極３０が形成さ
れており、そのソース電極３０は、ｐ+ 型分離領域２４
の表面に形成されている電極３１とともにソース端子Ｓ
に接続されている。さらに、ｎ+ 型半導体基板２１の下
面には一様にドレイン電極３２が形成されており、ドレ
イン端子Ｄに接続されている。
【００２５】このように、パワーＭＯＳＦＥＴ部は、１
つのゲート電極２９とそのゲート電極２９によって制御
されるｐ型ボディ領域２５およびｎ+ 型ソース領域２６
から構成されるＭＯＳＦＥＴセルが並列に接続された構
造である。そして、これらＭＯＳＦＥＴセルは、微細加
工技術によって均一なサイズとピッチに形成されている
ので、各セルの特性、たとえば電流密度や耐圧はそれぞ
れ等しくなる。
つのゲート電極２９とそのゲート電極２９によって制御
されるｐ型ボディ領域２５およびｎ+ 型ソース領域２６
から構成されるＭＯＳＦＥＴセルが並列に接続された構
造である。そして、これらＭＯＳＦＥＴセルは、微細加
工技術によって均一なサイズとピッチに形成されている
ので、各セルの特性、たとえば電流密度や耐圧はそれぞ
れ等しくなる。
【００２６】一方、上記パワーＭＯＳＦＥＴ部の動作を
制御する制御部は、一般に、複数のｎ型やｐ型の横構造
のＭＯＳＦＥＴなどから構成されている。図１では、そ
の一部として１つのｎ型ＭＯＳＦＥＴを示している。
制御する制御部は、一般に、複数のｎ型やｐ型の横構造
のＭＯＳＦＥＴなどから構成されている。図１では、そ
の一部として１つのｎ型ＭＯＳＦＥＴを示している。
【００２７】すなわち、ｎ- 型半導体領域２２’の表面
部にｐ型ウェル領域３３が形成されており、そのｐ型ウ
ェル領域３３の表面部にｎ+ 型ソース領域３４およびｎ
+ 型ドレイン領域３５が互いに所定間隔を隔てて形成さ
れている。また、ｎ+ 型ソース領域３４とｎ+ 型ドレイ
ン領域３５との間のｐ型ウェル領域３３の表面にはシリ
コン酸化膜３６が形成されており、その上面にゲート電
極３７が形成されている。
部にｐ型ウェル領域３３が形成されており、そのｐ型ウ
ェル領域３３の表面部にｎ+ 型ソース領域３４およびｎ
+ 型ドレイン領域３５が互いに所定間隔を隔てて形成さ
れている。また、ｎ+ 型ソース領域３４とｎ+ 型ドレイ
ン領域３５との間のｐ型ウェル領域３３の表面にはシリ
コン酸化膜３６が形成されており、その上面にゲート電
極３７が形成されている。
【００２８】上記構成のパワーＭＯＳＦＥＴ部のターン
オン動作、およびパワーＭＯＳＦＥＴ部と制御部との電
気的な分離については、従来技術と同様である。ここ
で、従来のスマート・パワーＭＯＳＦＥＴにおいて定義
したように、ｎ-型エピタキシャル層２２とｐ型ボディ
領域２５、ｐ+ 型分離領域２４、およびｐ型埋込み層２
３との間のｐｎ接合部のダイオードを、それぞれＤ４，
Ｄ５，Ｄ６とする。このとき、上記構成のスマート・パ
ワーＭＯＳＦＥＴを形成するときに、Ｄ５およびＤ６の
耐圧を、Ｄ４の耐圧よりも高くなるように設計する。
オン動作、およびパワーＭＯＳＦＥＴ部と制御部との電
気的な分離については、従来技術と同様である。ここ
で、従来のスマート・パワーＭＯＳＦＥＴにおいて定義
したように、ｎ-型エピタキシャル層２２とｐ型ボディ
領域２５、ｐ+ 型分離領域２４、およびｐ型埋込み層２
３との間のｐｎ接合部のダイオードを、それぞれＤ４，
Ｄ５，Ｄ６とする。このとき、上記構成のスマート・パ
ワーＭＯＳＦＥＴを形成するときに、Ｄ５およびＤ６の
耐圧を、Ｄ４の耐圧よりも高くなるように設計する。
【００２９】この条件を満たすような設計の一例として
は、ｐ型埋込み層２３およびｎ型埋込み領域２７の形成
位置を以下のようして行う。すなわち、ｎ- 型エピタキ
シャル層２２とｐ型ボディ領域２５との間のｐｎ接合が
逆バイアス状態になると、ｐ型ボディ領域２５、ｐ+ 型
分離領域２４、およびｐ型埋込み層２３からそれぞれｎ
- 型エピタキシャル層２２に空乏層が広がるが、この逆
バイアスが大きくなったときに、ｐ型埋込み層２３から
広がった空乏層がｎ+ 型半導体基板２１に到達する前
に、ｐ型ボディ領域２５から広がった空乏層がｎ型埋込
み領域２７に到達するように、距離Ｗ１とＷ２とを決定
する。
は、ｐ型埋込み層２３およびｎ型埋込み領域２７の形成
位置を以下のようして行う。すなわち、ｎ- 型エピタキ
シャル層２２とｐ型ボディ領域２５との間のｐｎ接合が
逆バイアス状態になると、ｐ型ボディ領域２５、ｐ+ 型
分離領域２４、およびｐ型埋込み層２３からそれぞれｎ
- 型エピタキシャル層２２に空乏層が広がるが、この逆
バイアスが大きくなったときに、ｐ型埋込み層２３から
広がった空乏層がｎ+ 型半導体基板２１に到達する前
に、ｐ型ボディ領域２５から広がった空乏層がｎ型埋込
み領域２７に到達するように、距離Ｗ１とＷ２とを決定
する。
【００３０】この条件の基に形成されたスマート・パワ
ーＭＯＳＦＥＴにおいて、サージ電圧などによって瞬間
的に強い逆バイアス状態となると、ｐ型ボディ領域２５
から広がった空乏層がｎ型埋込み領域２７に到達する。
ここで、ｎ型埋込み領域２７の不純物濃度は高いので、
その領域では空乏層がほとんど広がることが出来ず、パ
ワーＭＯＳＦＥＴ部（Ｄ４）においてアバランシェ降伏
などが発生する（リーチスルー）。ところが、パワーＭ
ＯＳＦＥＴ部を構成するＭＯＳＦＥＴセルは均一なサイ
ズとピッチで形成されているので、各セルの耐圧はそれ
ぞれ等しく、各ＭＯＳＦＥＴセルで同時にアバランシェ
降伏などが発生し、そのときの電流は各ＭＯＳＦＥＴセ
ルに等しく分配されて流れる。したがって、上記電流が
ＭＯＳＦＥＴセルを破壊することはなく、サージ電圧は
パワーＭＯＳＦＥＴ部に吸収される。
ーＭＯＳＦＥＴにおいて、サージ電圧などによって瞬間
的に強い逆バイアス状態となると、ｐ型ボディ領域２５
から広がった空乏層がｎ型埋込み領域２７に到達する。
ここで、ｎ型埋込み領域２７の不純物濃度は高いので、
その領域では空乏層がほとんど広がることが出来ず、パ
ワーＭＯＳＦＥＴ部（Ｄ４）においてアバランシェ降伏
などが発生する（リーチスルー）。ところが、パワーＭ
ＯＳＦＥＴ部を構成するＭＯＳＦＥＴセルは均一なサイ
ズとピッチで形成されているので、各セルの耐圧はそれ
ぞれ等しく、各ＭＯＳＦＥＴセルで同時にアバランシェ
降伏などが発生し、そのときの電流は各ＭＯＳＦＥＴセ
ルに等しく分配されて流れる。したがって、上記電流が
ＭＯＳＦＥＴセルを破壊することはなく、サージ電圧は
パワーＭＯＳＦＥＴ部に吸収される。
【００３１】一方、制御部では、上記サージ電圧などに
よる強い逆バイアス状態において、ｐ型埋込み層２３か
ら広がった空乏層がｎ+ 型半導体基板２１に到達する前
に、上述のようにＤ４でアバランシェ降伏などが発生す
るので、ｎ- 型エピタキシャル層２２とｐ型埋込み層２
３との間のｐｎ接合（Ｄ６）においてアバランシェ降伏
などは起こらず、逆バイアスによる制御部の破壊は発生
しなくなる。この結果、スマート・パワーＭＯＳＦＥＴ
として、逆バイアスによる破壊に対する耐圧が高くな
る。
よる強い逆バイアス状態において、ｐ型埋込み層２３か
ら広がった空乏層がｎ+ 型半導体基板２１に到達する前
に、上述のようにＤ４でアバランシェ降伏などが発生す
るので、ｎ- 型エピタキシャル層２２とｐ型埋込み層２
３との間のｐｎ接合（Ｄ６）においてアバランシェ降伏
などは起こらず、逆バイアスによる制御部の破壊は発生
しなくなる。この結果、スマート・パワーＭＯＳＦＥＴ
として、逆バイアスによる破壊に対する耐圧が高くな
る。
【００３２】また、ｎ型埋込み領域２７を設けることに
よって、ドレイン・ソース間のオン抵抗が小さくなると
いう副次的な効果も期待できる。上記実施例において
は、ｎ型埋込み領域２７を設けることによって逆バイア
スによる破壊に対する耐圧向上を実現しているが、この
ｎ型埋込み領域２７は必須条件ではない。
よって、ドレイン・ソース間のオン抵抗が小さくなると
いう副次的な効果も期待できる。上記実施例において
は、ｎ型埋込み領域２７を設けることによって逆バイア
スによる破壊に対する耐圧向上を実現しているが、この
ｎ型埋込み領域２７は必須条件ではない。
【００３３】耐圧を決定する他の要因としては、ｎ- 型
エピタキシャル層２２が共通であるため、ｐ型ボディ領
域２５、ｐ+ 型分離領域２４、およびｐ型埋込み層２３
の形状に依存する。一般に、上記Ｄ４，Ｄ５，Ｄ６で
は、ｎ- 型エピタキシャル層２２内に形成されているこ
れらｐ型領域形状の曲率が小さいほど、電界が集中しや
すくなり、その耐圧が低くなる。したがって、まず、ｐ
型ボディ領域２５の曲率をｐ+ 型分離領域２４およびｐ
型埋込み層２３の曲率に比べて小さく形成することによ
って、Ｄ４すなわちｎ- 型エピタキシャル層２２とｐ型
ボディ領域２５との間のｐｎ接合において降伏が起こり
やすく設計しておく。
エピタキシャル層２２が共通であるため、ｐ型ボディ領
域２５、ｐ+ 型分離領域２４、およびｐ型埋込み層２３
の形状に依存する。一般に、上記Ｄ４，Ｄ５，Ｄ６で
は、ｎ- 型エピタキシャル層２２内に形成されているこ
れらｐ型領域形状の曲率が小さいほど、電界が集中しや
すくなり、その耐圧が低くなる。したがって、まず、ｐ
型ボディ領域２５の曲率をｐ+ 型分離領域２４およびｐ
型埋込み層２３の曲率に比べて小さく形成することによ
って、Ｄ４すなわちｎ- 型エピタキシャル層２２とｐ型
ボディ領域２５との間のｐｎ接合において降伏が起こり
やすく設計しておく。
【００３４】ここで、上記Ｄ４の耐圧は、このｐ型ボデ
ィ領域２５の形状およびｎ- 型エピタキシャル層２２の
不純物濃度から概算できる。また、Ｄ６の耐圧も、距離
Ｗ１およびｎ- 型エピタキシャル層２２の不純物濃度か
ら概算できる。したがって、Ｄ６の耐圧がＤ４の耐圧よ
りも高くなるように距離Ｗ１を決定すれば、逆バイアス
が大きくなったときにＤ４において降伏を発生させるこ
とができ、制御部を破壊から保護できる。
ィ領域２５の形状およびｎ- 型エピタキシャル層２２の
不純物濃度から概算できる。また、Ｄ６の耐圧も、距離
Ｗ１およびｎ- 型エピタキシャル層２２の不純物濃度か
ら概算できる。したがって、Ｄ６の耐圧がＤ４の耐圧よ
りも高くなるように距離Ｗ１を決定すれば、逆バイアス
が大きくなったときにＤ４において降伏を発生させるこ
とができ、制御部を破壊から保護できる。
【００３５】なお、上記実施例では、スマート・パワー
ＭＯＳＦＥＴを採り上げて説明したが、本発明はこれに
限定させることはなく、パワー半導体デバイスとその制
御用半導体素子とを１チップに組み込んだすべてのスマ
ート・パワー半導体装置に適用可能である。
ＭＯＳＦＥＴを採り上げて説明したが、本発明はこれに
限定させることはなく、パワー半導体デバイスとその制
御用半導体素子とを１チップに組み込んだすべてのスマ
ート・パワー半導体装置に適用可能である。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
パワーデバイス部の耐圧よりも、パワーデバイス部から
制御部を分離するための半導体領域における耐圧を高く
したので、逆バイアス電圧が大きくなったときに、制御
部が上記逆バイアス電圧によって破壊されることはな
い。
パワーデバイス部の耐圧よりも、パワーデバイス部から
制御部を分離するための半導体領域における耐圧を高く
したので、逆バイアス電圧が大きくなったときに、制御
部が上記逆バイアス電圧によって破壊されることはな
い。
【００３７】また、パワーデバイス部は、複数の同一セ
ルの並列接続によって構成されているので、個々のセル
が降伏による電流によって破壊されることはない。した
がって、半導体装置全体として耐圧が向上する。
ルの並列接続によって構成されているので、個々のセル
が降伏による電流によって破壊されることはない。した
がって、半導体装置全体として耐圧が向上する。
【図１】本発明の一実施例であるスマート・パワーＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図２】従来のスマート・パワーＭＯＳＦＥＴの断面図
である。
である。
２１ ｎ+ 型半導体基板 ２２ ｎ- 型エピタキシャル層 ２２’ ｎ- 型半導体領域 ２３ ｐ型埋込み領域 ２４ ｐ+ 型分離領域 ２５ ｐ型ボディ領域 ２６ ｎ+ 型ソース領域 ２７ ｎ型埋込み領域
Claims (3)
- 【請求項１】 第１導電型の半導体基板の上面に第１導
電型の第１半導体領域を形成し、第２導電型の第２半導
体領域によって該第１半導体領域の表面部を選択的に第
１半導体領域から電気的に分離して第１導電型の第３半
導体領域を形成し、前記第１半導体領域にパワーデバイ
ス部を形成し、前記第３半導体領域に該パワーデバイス
部の制御部を形成した半導体装置において、 パワーデバイス部の耐圧よりも、前記第１半導体領域と
前記第２半導体領域との間の耐圧を高くしたことを特徴
とする半導体装置。 - 【請求項２】 前記パワーデバイス部は、複数の同一セ
ルが並列接続されてなることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記第１半導体領域内に第１導電型の埋
込み領域を形成し、前記第２半導体領域から広がる空乏
層が前記半導体基板に到達する前に、前記パワーデバイ
ス部のセルから広がる空乏層が前記埋込み領域に到達す
ることを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13215393A JPH06342913A (ja) | 1993-06-02 | 1993-06-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13215393A JPH06342913A (ja) | 1993-06-02 | 1993-06-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342913A true JPH06342913A (ja) | 1994-12-13 |
Family
ID=15074603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13215393A Withdrawn JPH06342913A (ja) | 1993-06-02 | 1993-06-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06342913A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100897895B1 (ko) * | 2002-09-18 | 2009-05-18 | 페어차일드코리아반도체 주식회사 | 반도체 소자 |
-
1993
- 1993-06-02 JP JP13215393A patent/JPH06342913A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100897895B1 (ko) * | 2002-09-18 | 2009-05-18 | 페어차일드코리아반도체 주식회사 | 반도체 소자 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |