JPS6252469B2 - - Google Patents
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- JPS6252469B2 JPS6252469B2 JP53020012A JP2001278A JPS6252469B2 JP S6252469 B2 JPS6252469 B2 JP S6252469B2 JP 53020012 A JP53020012 A JP 53020012A JP 2001278 A JP2001278 A JP 2001278A JP S6252469 B2 JPS6252469 B2 JP S6252469B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
-
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Description
【発明の詳細な説明】
本発明は半導体装置、特に同一の半導体基板
に、能動素子、特にDSA（デイフユージヨンセ
ルフアライン）型の絶縁ゲート型電界効果トラン
ジスタ（以下DSA型MOS―FETと略称する）と
共に、その保護ダイオードを設けるようにした半
導体装置とその製造方法に係わる。
に、能動素子、特にDSA（デイフユージヨンセ
ルフアライン）型の絶縁ゲート型電界効果トラン
ジスタ（以下DSA型MOS―FETと略称する）と
共に、その保護ダイオードを設けるようにした半
導体装置とその製造方法に係わる。
DSA型MOS―FETとしては、例えば、第１図
及び第２図に示すものが提供されている。
及び第２図に示すものが提供されている。
第１図に示すものにおいては、Ｎ型の半導体基
板１の１主面１ａに臨んでＰ型のベース領域２
と、これの上にＮ型のソース領域３とが選択的に
順次拡散された２重拡散型構造が採られ、両領域
３及び２を横切つて基板１の面１ａ側から溝４が
形成される。溝４内には、数百Åの厚さの例えば
SiO2層より成るゲート絶縁層５が被着され、こ
れの上にゲート電極６が被着される。７は、ソー
ス領域３上にオーミツクに被着されたソース電極
で、このソース電極７は、例えばベース領域２上
にも差し渡つてこの領域２とオーミツクに接続さ
れる。また、基板１より成るＮ型の領域は、ドレ
イン領域８となされるものであり、基板１の面１
ａとは反対側の主面１ｂには低比抵抗領域９が設
けられている。Ｓ、Ｇ及びＤは夫々ソース、ゲー
ト及びドレイン端子である。１０は、基板の表面
を覆う例えば厚いSiO2層より成る表面不活性化
用の絶縁層である。このような構造のものでは、
ゲート絶縁層５下の溝４内に臨むベース領域２の
表面がチヤンネル部Ｃとして作用するので、これ
のチヤンネル長Ｌは、ベース領域２と、ソース領
域３の拡散の深さの差によつて規定される。
板１の１主面１ａに臨んでＰ型のベース領域２
と、これの上にＮ型のソース領域３とが選択的に
順次拡散された２重拡散型構造が採られ、両領域
３及び２を横切つて基板１の面１ａ側から溝４が
形成される。溝４内には、数百Åの厚さの例えば
SiO2層より成るゲート絶縁層５が被着され、こ
れの上にゲート電極６が被着される。７は、ソー
ス領域３上にオーミツクに被着されたソース電極
で、このソース電極７は、例えばベース領域２上
にも差し渡つてこの領域２とオーミツクに接続さ
れる。また、基板１より成るＮ型の領域は、ドレ
イン領域８となされるものであり、基板１の面１
ａとは反対側の主面１ｂには低比抵抗領域９が設
けられている。Ｓ、Ｇ及びＤは夫々ソース、ゲー
ト及びドレイン端子である。１０は、基板の表面
を覆う例えば厚いSiO2層より成る表面不活性化
用の絶縁層である。このような構造のものでは、
ゲート絶縁層５下の溝４内に臨むベース領域２の
表面がチヤンネル部Ｃとして作用するので、これ
のチヤンネル長Ｌは、ベース領域２と、ソース領
域３の拡散の深さの差によつて規定される。
第２図に示すものにおいては、溝を形成するこ
となく、半導体基板１の１主面１ａに臨んでベー
ス領域２とソース領域３とを選択的に拡散し、両
領域２及び３の横方向の拡散の深さの差によつて
チヤンネル長Ｌを規定するようにした場合であ
る。第２図において第１図と対応する部分には同
一符号を付して重複説明を省略する。
となく、半導体基板１の１主面１ａに臨んでベー
ス領域２とソース領域３とを選択的に拡散し、両
領域２及び３の横方向の拡散の深さの差によつて
チヤンネル長Ｌを規定するようにした場合であ
る。第２図において第１図と対応する部分には同
一符号を付して重複説明を省略する。
上述したようにDSA―MOSにおいては、チヤ
ンネル長Ｌは、ベース領域２と、ソース領域３の
拡散の深さの差によつて規定するようになされて
いるので、このチヤンネル長Ｌは十分小さく選定
でき、高周波特性のよいMOS―FETを得ること
ができる。更にドレイン領域が半導体基板領域で
あることから高いドレイン耐圧を得易いとか、単
位面積当りのゲートの周辺長（チヤンネル幅）を
長くできるのでオン時の電圧降下が小さいとかの
利点を有する。また構造が簡単で、製造も容易と
いう利点もある。
ンネル長Ｌは、ベース領域２と、ソース領域３の
拡散の深さの差によつて規定するようになされて
いるので、このチヤンネル長Ｌは十分小さく選定
でき、高周波特性のよいMOS―FETを得ること
ができる。更にドレイン領域が半導体基板領域で
あることから高いドレイン耐圧を得易いとか、単
位面積当りのゲートの周辺長（チヤンネル幅）を
長くできるのでオン時の電圧降下が小さいとかの
利点を有する。また構造が簡単で、製造も容易と
いう利点もある。
このようなドレイン領域を基板とするDSA型
MOS―FETにおいて、これと同一の基板にゲー
トの静電破壊防止用の保護ダイオードを設ける場
合種々の問題を生ずる。第３図は、第２図に示し
たDSA型MOS―FETにおいて双方向（バツク・
トウ・バツク）ダイオードによるゲート破壊防止
用の保護ダイオードを内蔵させた場合で、この場
合、半導体基板１、即ちドレイン領域８に面１ａ
に臨んでDSA型MOS―FETのベース領域２の選
択的拡散と同時にこの領域２と同導電型の領域、
例えばアノード領域１１を選択的に形成し、この
領域１１上に選択的に、DSA型MOS―FETのソ
ース領域３の選択的拡散と同時にこの領域３と同
導電型の領域、例えばカソード領域１２及び１３
を形成する。そして、一方の領域１２をMOS―
FETのゲートに電気的に接続し、他方の領域１
３をMOS―FETのソース（ベース）に電気的に
接続する。
MOS―FETにおいて、これと同一の基板にゲー
トの静電破壊防止用の保護ダイオードを設ける場
合種々の問題を生ずる。第３図は、第２図に示し
たDSA型MOS―FETにおいて双方向（バツク・
トウ・バツク）ダイオードによるゲート破壊防止
用の保護ダイオードを内蔵させた場合で、この場
合、半導体基板１、即ちドレイン領域８に面１ａ
に臨んでDSA型MOS―FETのベース領域２の選
択的拡散と同時にこの領域２と同導電型の領域、
例えばアノード領域１１を選択的に形成し、この
領域１１上に選択的に、DSA型MOS―FETのソ
ース領域３の選択的拡散と同時にこの領域３と同
導電型の領域、例えばカソード領域１２及び１３
を形成する。そして、一方の領域１２をMOS―
FETのゲートに電気的に接続し、他方の領域１
３をMOS―FETのソース（ベース）に電気的に
接続する。
このように構成すれば、第４図に示すように、
DSA型MOS―FETのゲートと基板領域即ちドレ
インとの間に、領域１２と領域１１とによつて形
成されるダイオードd1と、領域１３及び１１間に
形成されるダイオードd2がバツク・トウ・バツク
に接続されて挿入されるので、両ダイオードd1及
びd2の耐圧をMOS―FETのゲート部の静電破壊
電圧より小の適当の耐圧に選定し置くことによ
り、MOS―FETのゲート部の破壊を防止するこ
とができる。
DSA型MOS―FETのゲートと基板領域即ちドレ
インとの間に、領域１２と領域１１とによつて形
成されるダイオードd1と、領域１３及び１１間に
形成されるダイオードd2がバツク・トウ・バツク
に接続されて挿入されるので、両ダイオードd1及
びd2の耐圧をMOS―FETのゲート部の静電破壊
電圧より小の適当の耐圧に選定し置くことによ
り、MOS―FETのゲート部の破壊を防止するこ
とができる。
ところが、このような構造による場合、第４図
中に破線をもつて囲んで示すように、領域１２―
１１―８によつて寄生のバイポーラトランジスタ
Trが発生し、このトランジスタTrの耐圧BVCEO
は、MOS―FETの耐圧、即ちバイポーラトラン
ジスタでいう耐圧BVCBO（厳密には、エミツタ―
ベース間短絡）より低いので、MOS―FETの耐
圧は寄生のトランジスタTrの耐圧によつて決定
されてしまい、耐圧、強度上から不利となる。
中に破線をもつて囲んで示すように、領域１２―
１１―８によつて寄生のバイポーラトランジスタ
Trが発生し、このトランジスタTrの耐圧BVCEO
は、MOS―FETの耐圧、即ちバイポーラトラン
ジスタでいう耐圧BVCBO（厳密には、エミツタ―
ベース間短絡）より低いので、MOS―FETの耐
圧は寄生のトランジスタTrの耐圧によつて決定
されてしまい、耐圧、強度上から不利となる。
尚、第３図及び第４図に示した例は、第２図に
示した構造のMOS―FETにおいてバツク・ト
ウ・バツク、即ち双方向性の保護ダイオードを内
蔵させた場合であるが、他の例として、例えば第
５図に示すように第１図の構造のものにおいて、
一方向性の保護ダイオードを設けるものが用いら
れている。この場合、例えばＰ型の領域１１上に
１つのＮ型の領域１２が設けられ、領域１２が
MOS―FETのゲートに、領域１１がソース（ベ
ース）に接続されて成るもので、この場合におい
ても、その等価回路を第６図に示すように領域１
２―１１―８によつて寄生のバイポーラトランジ
スタTrが生ずる。今、この構造のものにおい
て、MOS―FETがエンハンスメント特性だとし
てゲートを負の方向に引いた場合を考えると、こ
の場合ゲート電流が流れると同時に寄生バイポー
ラトランジスタTrがベース接地動作を行うこと
から、１度オフした後にドレイン―ソース間に再
度電流が流れ始め、使い方によつては問題が多く
発生し、用途が制限されてしまう。
示した構造のMOS―FETにおいてバツク・ト
ウ・バツク、即ち双方向性の保護ダイオードを内
蔵させた場合であるが、他の例として、例えば第
５図に示すように第１図の構造のものにおいて、
一方向性の保護ダイオードを設けるものが用いら
れている。この場合、例えばＰ型の領域１１上に
１つのＮ型の領域１２が設けられ、領域１２が
MOS―FETのゲートに、領域１１がソース（ベ
ース）に接続されて成るもので、この場合におい
ても、その等価回路を第６図に示すように領域１
２―１１―８によつて寄生のバイポーラトランジ
スタTrが生ずる。今、この構造のものにおい
て、MOS―FETがエンハンスメント特性だとし
てゲートを負の方向に引いた場合を考えると、こ
の場合ゲート電流が流れると同時に寄生バイポー
ラトランジスタTrがベース接地動作を行うこと
から、１度オフした後にドレイン―ソース間に再
度電流が流れ始め、使い方によつては問題が多く
発生し、用途が制限されてしまう。
本発明は、上述した諸欠点を回避することがで
きるようにした半導体装置を提供するものであ
る。
きるようにした半導体装置を提供するものであ
る。
第７図を参照して本発明の一例を説明するに、
この例においては、同一半導体基板に能動素子と
しての第２図に説明したDSA型MOS―FETを形
成すると共に、その保護ダイオードとしてバツ
ク・トウ・バツ構成によるダイオードを設けた場
合で、第２図及び第３図と対応する部分には同一
符号を附して重複説明を省略する。本発明におい
ても第１導電型の半導体基板、例えばＮ型の高比
抵抗シリコン基板１に、その一主面１ａに臨ん
で、選択的に第２導電型の第１領域、例えばＰ型
のベース領域２を例えば拡散法によつて形成し、
これの上に選択的に第１導電型、例えばＮ型のソ
ース領域３を同様に例えば拡散法によつて形成
し、両領域２及び３の横方向の拡散の深さの差に
よつてチヤンネル長Ｌが規定されたチヤンネル部
Ｃを構成する。そして、このチヤンネル部Ｃ上に
例えば基板１の表面を熱酸化して形成したSiO2
より成るゲート絶縁層５を被着して、DSA型
MOS―FETを構成する。
この例においては、同一半導体基板に能動素子と
しての第２図に説明したDSA型MOS―FETを形
成すると共に、その保護ダイオードとしてバツ
ク・トウ・バツ構成によるダイオードを設けた場
合で、第２図及び第３図と対応する部分には同一
符号を附して重複説明を省略する。本発明におい
ても第１導電型の半導体基板、例えばＮ型の高比
抵抗シリコン基板１に、その一主面１ａに臨ん
で、選択的に第２導電型の第１領域、例えばＰ型
のベース領域２を例えば拡散法によつて形成し、
これの上に選択的に第１導電型、例えばＮ型のソ
ース領域３を同様に例えば拡散法によつて形成
し、両領域２及び３の横方向の拡散の深さの差に
よつてチヤンネル長Ｌが規定されたチヤンネル部
Ｃを構成する。そして、このチヤンネル部Ｃ上に
例えば基板１の表面を熱酸化して形成したSiO2
より成るゲート絶縁層５を被着して、DSA型
MOS―FETを構成する。
そして、特に、本発明においては、基板１の主
面１ａに臨んで、領域２とは別に、これと同導電
型の例えばＰ型を有するが、領域２に比し、深い
第２領域１４を選択的拡散をもつて形成する。即
ち、この第２の領域１４と基板領域８（ドレイン
領域）との間にPN接合ＪSが形成されるが、この
PN接合ＪSは深い拡散によるものであるので、こ
れに比し浅い拡散によるベース領域２と基板領域
８との間に形成されるPN接合Ｊに比し、不純物
濃度の低い部分で形成され、しかも接合面の曲率
も接合ＪSは接合Ｊに比し緩やかであるので、接
合ＪSの耐圧は接合Ｊの耐圧より高められてい
る。
面１ａに臨んで、領域２とは別に、これと同導電
型の例えばＰ型を有するが、領域２に比し、深い
第２領域１４を選択的拡散をもつて形成する。即
ち、この第２の領域１４と基板領域８（ドレイン
領域）との間にPN接合ＪSが形成されるが、この
PN接合ＪSは深い拡散によるものであるので、こ
れに比し浅い拡散によるベース領域２と基板領域
８との間に形成されるPN接合Ｊに比し、不純物
濃度の低い部分で形成され、しかも接合面の曲率
も接合ＪSは接合Ｊに比し緩やかであるので、接
合ＪSの耐圧は接合Ｊの耐圧より高められてい
る。
そして、本発明においては、この第２領域１４
に保護ダイオードを形成する。図示の例では第２
領域１４上に、これと同導電型のＰ型を有し、少
くともその表面濃度が、第２領域１４のそれより
高い２つの領域１５及び１６を、例えば領域２の
形成と同時に選択的拡散によつて形成し、これら
領域１５及び１６上に夫々第１導電型のＮ型の第
３領域１７及び第４領域１８を例えば領域３の拡
散と同時に選択的拡散して形成する。このように
して、第３及び第４領域１７及び１８によつて
夫々形成されるPN接合（図示の例では領域１７
及び１８と、領域１５及び１６との間に形成され
るPN接合）によるダイオードd1及びd2がバツ
ク・トウ・バツクに接続された構造の保護ダイオ
ードを、基板１に構成する。そして、第３領域１
７と第４領域１８とを夫々MOS―FETのソース
電極７と、ゲート電極６とに接続する。
に保護ダイオードを形成する。図示の例では第２
領域１４上に、これと同導電型のＰ型を有し、少
くともその表面濃度が、第２領域１４のそれより
高い２つの領域１５及び１６を、例えば領域２の
形成と同時に選択的拡散によつて形成し、これら
領域１５及び１６上に夫々第１導電型のＮ型の第
３領域１７及び第４領域１８を例えば領域３の拡
散と同時に選択的拡散して形成する。このように
して、第３及び第４領域１７及び１８によつて
夫々形成されるPN接合（図示の例では領域１７
及び１８と、領域１５及び１６との間に形成され
るPN接合）によるダイオードd1及びd2がバツ
ク・トウ・バツクに接続された構造の保護ダイオ
ードを、基板１に構成する。そして、第３領域１
７と第４領域１８とを夫々MOS―FETのソース
電極７と、ゲート電極６とに接続する。
このような構造によれば、第４図に示したと同
様の等価回路によるDSA型のMOS―FETと、そ
のゲートの静電破壊防止用保護ダイオードが共通
の半導体基板に構成される。
様の等価回路によるDSA型のMOS―FETと、そ
のゲートの静電破壊防止用保護ダイオードが共通
の半導体基板に構成される。
尚、上述の構造においてMOS―FETとその保
護ダイオード部の各不純物濃度分布は、第８図及
び第９図に示すように選ばれるもので、MOS―
FETのソース領域３と、保護ダイオードの各カ
ソード領域、即ち第３及び第４領域１７及び１８
は、例えば曲線２０及び２１にその濃度分布を示
すように、例えばその表面濃度を５×1019cm-3と
し、拡散の深さが約１μｍに選ばれる。また、ベ
ース領域２と、領域１５及び１６を形成するため
の拡散は、例えば、曲線２２及び２３に示すよう
に、その表面濃度が５×1017cm-3となり深さが４
μｍとなるように選ばれる。そして、第２の領域
１４を形成するための拡散は第９図中曲線２４に
示すように曲線２２及び２３に比し深い拡散、例
えばその深さが13μｍに選ばれ、その表面濃度は
２×1016cm-3に選ばれる。尚、基板濃度即ちドレ
イン領域８の不純物濃度は例えば５×1014cm-3に
選ばれる。この構成による場合のMOS―FETの
耐圧、即ちバイポーラトランジスタでいうBVCBO
は、 BVCBOBVDSX180V となつた（但しBVDSXは接合Ｊの耐圧）。
護ダイオード部の各不純物濃度分布は、第８図及
び第９図に示すように選ばれるもので、MOS―
FETのソース領域３と、保護ダイオードの各カ
ソード領域、即ち第３及び第４領域１７及び１８
は、例えば曲線２０及び２１にその濃度分布を示
すように、例えばその表面濃度を５×1019cm-3と
し、拡散の深さが約１μｍに選ばれる。また、ベ
ース領域２と、領域１５及び１６を形成するため
の拡散は、例えば、曲線２２及び２３に示すよう
に、その表面濃度が５×1017cm-3となり深さが４
μｍとなるように選ばれる。そして、第２の領域
１４を形成するための拡散は第９図中曲線２４に
示すように曲線２２及び２３に比し深い拡散、例
えばその深さが13μｍに選ばれ、その表面濃度は
２×1016cm-3に選ばれる。尚、基板濃度即ちドレ
イン領域８の不純物濃度は例えば５×1014cm-3に
選ばれる。この構成による場合のMOS―FETの
耐圧、即ちバイポーラトランジスタでいうBVCBO
は、 BVCBOBVDSX180V となつた（但しBVDSXは接合Ｊの耐圧）。
そして、保護ダイオードにおける寄生トランジ
スタの耐圧BVCEOは220Vとなつた。
スタの耐圧BVCEOは220Vとなつた。
このように本発明では、保護ダイオードによる
寄生トランジスタの耐圧BVCEOは、少くとも能動
素子としてのDSA型MOS―FETの耐圧BVCBOよ
り高めたので、このMOS―FETの耐圧は、これ
自体の耐圧に依存することになる。
寄生トランジスタの耐圧BVCEOは、少くとも能動
素子としてのDSA型MOS―FETの耐圧BVCBOよ
り高めたので、このMOS―FETの耐圧は、これ
自体の耐圧に依存することになる。
上述したように本発明の構造によれば、保護ダ
イオードを深い拡散による領域１４に形成するよ
うにしてその接合ＪSの耐圧を高めたので寄生ト
ランジスタの耐圧BVCEOをMOS―FETによるバ
イポーラトランジスタのBVCBOより高めることが
できる。したがつて従来のように、保護ダイオー
ドを設けることにより、その寄生バイポーラトラ
ンジスタによつて、MOS―FETを含めた全体の
装置の耐圧が低下してしまう不都合を回避でき
る。
イオードを深い拡散による領域１４に形成するよ
うにしてその接合ＪSの耐圧を高めたので寄生ト
ランジスタの耐圧BVCEOをMOS―FETによるバ
イポーラトランジスタのBVCBOより高めることが
できる。したがつて従来のように、保護ダイオー
ドを設けることにより、その寄生バイポーラトラ
ンジスタによつて、MOS―FETを含めた全体の
装置の耐圧が低下してしまう不都合を回避でき
る。
又、本発明の構成によれば、保護ダイオードに
生ずる寄生トランジスタのベース領域となるＰ型
の領域１４が深い拡散によつて形成されているこ
とによりそのベース幅が十分大とされているの
で、ベース輸送効率が低められ、その結果寄生ト
ランジスタがトランジスタとして動作し難くなる
ので、このトランジスタの作用による冒頭に述べ
たような動作上の諸問題を回避できる。
生ずる寄生トランジスタのベース領域となるＰ型
の領域１４が深い拡散によつて形成されているこ
とによりそのベース幅が十分大とされているの
で、ベース輸送効率が低められ、その結果寄生ト
ランジスタがトランジスタとして動作し難くなる
ので、このトランジスタの作用による冒頭に述べ
たような動作上の諸問題を回避できる。
第１０図に示す例は、本発明装置の他の例を示
す。この例においては、第７図に説明したと同様
の構成を採るも、MOS―FETのベース領域２の
ゲート部側とは反対側の周辺部、即ち接合Ｊの耐
圧が破れやすい部分にこれと同導電型の、領域２
に比し深い拡散領域２′を設けてより高いMOS―
FETの耐圧を得るようにしたものである。
す。この例においては、第７図に説明したと同様
の構成を採るも、MOS―FETのベース領域２の
ゲート部側とは反対側の周辺部、即ち接合Ｊの耐
圧が破れやすい部分にこれと同導電型の、領域２
に比し深い拡散領域２′を設けてより高いMOS―
FETの耐圧を得るようにしたものである。
第１１図は、保護ダイオード部の他の例を示す
ものでこの場合においては、領域１５及び１６の
周辺の低不純物濃度の領域１４の表面にこれに比
し高い不純物濃度のチヤンネルストツパー領域２
５を設けて領域１４の表面に反転層が生ずること
によつてダイオード特性に劣下が生ずるを防止す
る効果を得るようにしたものである。
ものでこの場合においては、領域１５及び１６の
周辺の低不純物濃度の領域１４の表面にこれに比
し高い不純物濃度のチヤンネルストツパー領域２
５を設けて領域１４の表面に反転層が生ずること
によつてダイオード特性に劣下が生ずるを防止す
る効果を得るようにしたものである。
尚、図示した各例においては、DSA型MOS―
FETが、第２図に説明した構造のものについて
示したものであるが、MOS―FETとして第１図
に説明したように溝内にゲートを形成する構造の
ものに適用して同様の効果を奏し得る。
FETが、第２図に説明した構造のものについて
示したものであるが、MOS―FETとして第１図
に説明したように溝内にゲートを形成する構造の
ものに適用して同様の効果を奏し得る。
又、上述の例においては保護ダイオードが２つ
のダイオードのバツク・トウ・バツク接続による
構成とした場合であるが例えば第７図の構成にお
いて、領域１５及び１７が設けられていない１つ
のダイオードによる構成となすこともできる。
のダイオードのバツク・トウ・バツク接続による
構成とした場合であるが例えば第７図の構成にお
いて、領域１５及び１７が設けられていない１つ
のダイオードによる構成となすこともできる。
第１図ないし第３図は夫々従来の２重拡散型電
界効果トランジスタの例を示す拡大断面図、第４
図はその等価回路図、第５図は従来の他の例の半
導体装置の一例の要部を示す拡大断面図、第６図
はその等価回路図、第８図及び第９図は夫々不純
物濃度分布曲線図、第７図、第１０図及び第１１
図は夫々本発明装置の例を示す要部を示す拡大断
面図である。 １は半導体基板、２はベース領域、３はソース
領域、５はゲート絶縁層、８はドレイン領域、１
４は保護ダイオードを構成する第２領域、１７及
び１８は第３及び第４の領域である。
界効果トランジスタの例を示す拡大断面図、第４
図はその等価回路図、第５図は従来の他の例の半
導体装置の一例の要部を示す拡大断面図、第６図
はその等価回路図、第８図及び第９図は夫々不純
物濃度分布曲線図、第７図、第１０図及び第１１
図は夫々本発明装置の例を示す要部を示す拡大断
面図である。 １は半導体基板、２はベース領域、３はソース
領域、５はゲート絶縁層、８はドレイン領域、１
４は保護ダイオードを構成する第２領域、１７及
び１８は第３及び第４の領域である。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板の一主面に臨んで第
２導電型のベース領域と該ベース領域内の第１導
電型のソース領域とを有するデイフユージヨンセ
ルフアライン型の絶縁ゲート型電界効果トランジ
スタを有し、上記主面に臨んで上記ベース領域よ
り大なる深さを有しかつ低不純物濃度の第１の第
２導電型領域と、該第１の第２導電型領域内に形
成された上記ベース領域とほぼ同じ深さの第２の
第２導電型領域と、該第２の第２導電型領域内に
形成された上記ソース領域とほぼ同じ深さの第１
導電型領域とからなる保護ダイオードを有するこ
とを特徴とする半導体装置。 ２ 第１導電型の半導体基板の一主面に臨んで第
２導電型のベース領域と該ベース領域内に形成さ
れた第１導電型のソース領域とを有するデイフユ
ージヨンセルフアライン型の絶縁ゲート型電界効
果トランジスタを形成すると共に、上記主面に臨
んで上記ベース領域より大なる深さを有し且つ低
不純物濃度の第１の第２導電型領域と、該第１の
第２導電型領域内に上記ベース領域と同時に形成
された第２の第２導電型領域と、該第２の第２導
電型領域内に上記ソース領域と同時に形成された
第１導電型領域とからなる保護ダイオードを形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278A JPS54112179A (en) | 1978-02-23 | 1978-02-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278A JPS54112179A (en) | 1978-02-23 | 1978-02-23 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54112179A JPS54112179A (en) | 1979-09-01 |
| JPS6252469B2 true JPS6252469B2 (ja) | 1987-11-05 |
Family
ID=12015192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001278A Granted JPS54112179A (en) | 1978-02-23 | 1978-02-23 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54112179A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141745U (ja) * | 1989-04-28 | 1990-11-29 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3103444A1 (de) * | 1981-02-02 | 1982-10-21 | Siemens AG, 1000 Berlin und 8000 München | Vertikal-mis-feldeffekttransistor mit kleinem durchlasswiderstand |
| US4789882A (en) * | 1983-03-21 | 1988-12-06 | International Rectifier Corporation | High power MOSFET with direct connection from connection pads to underlying silicon |
| GB2150753B (en) * | 1983-11-30 | 1987-04-01 | Toshiba Kk | Semiconductor device |
| JPS60263845A (ja) * | 1984-06-13 | 1985-12-27 | Nohmi Bosai Kogyo Co Ltd | ガス検出素子とその製造方法 |
| JPS62186565A (ja) * | 1986-02-12 | 1987-08-14 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| JPS62211954A (ja) * | 1986-03-13 | 1987-09-17 | Matsushita Electronics Corp | 半導体装置 |
| JP2545367B2 (ja) * | 1986-07-15 | 1996-10-16 | アイシン精機株式会社 | 車両用自動変速機のロツクアツプクラツチ制御方法 |
| JP2552880B2 (ja) * | 1986-11-12 | 1996-11-13 | シリコニックス・インコーポレイテッド | 垂直ｄｍｏｓセル構造 |
| JPS648674A (en) * | 1987-06-30 | 1989-01-12 | Rohm Co Ltd | Vertical mos-fet |
| JP2521783B2 (ja) * | 1987-09-28 | 1996-08-07 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2692350B2 (ja) * | 1990-04-02 | 1997-12-17 | 富士電機株式会社 | Ｍｏｓ型半導体素子 |
| FR2698486B1 (fr) * | 1992-11-24 | 1995-03-10 | Sgs Thomson Microelectronics | Structure de protection contre les surtensions directes pour composant semiconducteur vertical. |
| KR100304716B1 (ko) | 1997-09-10 | 2001-11-02 | 김덕중 | 모스컨트롤다이오드및그제조방법 |
| EP3979330A1 (en) * | 2020-09-30 | 2022-04-06 | Infineon Technologies AG | Silicon carbide device with transistor cell and clamp regions in a well region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932586A (ja) * | 1972-07-22 | 1974-03-25 |
-
1978
- 1978-02-23 JP JP2001278A patent/JPS54112179A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932586A (ja) * | 1972-07-22 | 1974-03-25 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141745U (ja) * | 1989-04-28 | 1990-11-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54112179A (en) | 1979-09-01 |
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