JP2917687B2 - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は縦型電界効果トランジス
タに関する。
タに関する。
【０００２】
【従来の技術】この種の縦型電界効果トランジスタの一
例を図３に示す。同図（ａ）は平面図、同図（ｂ）はＣ
−Ｃ線断面図である。図示のように、Ｎ+ 型半導体基板
１上にＮ型のエピタキシャル層２を有し、このＮ型エピ
タキシャル層２には互いに離れて設けられたＰ型のベー
ス領域３を有している。これらベース領域３内にＮ+ 型
のソース領域４を有し、このソース領域をオーバーラッ
プするようなゲート酸化膜５を介してポリシリコンによ
るゲート電極６を有し、このゲート電極６を他電極と短
絡しないようＰＳＧ等の絶縁膜７を覆い、この絶縁膜上
に被着した金属膜によりベース領域（バックゲート領域
８）とソース領域４とを短絡し、ソース電極９を構成す
る。又、半導体基板１の下部に被着した金属膜によりド
レイン電極１０を構成している。
例を図３に示す。同図（ａ）は平面図、同図（ｂ）はＣ
−Ｃ線断面図である。図示のように、Ｎ+ 型半導体基板
１上にＮ型のエピタキシャル層２を有し、このＮ型エピ
タキシャル層２には互いに離れて設けられたＰ型のベー
ス領域３を有している。これらベース領域３内にＮ+ 型
のソース領域４を有し、このソース領域をオーバーラッ
プするようなゲート酸化膜５を介してポリシリコンによ
るゲート電極６を有し、このゲート電極６を他電極と短
絡しないようＰＳＧ等の絶縁膜７を覆い、この絶縁膜上
に被着した金属膜によりベース領域（バックゲート領域
８）とソース領域４とを短絡し、ソース電極９を構成す
る。又、半導体基板１の下部に被着した金属膜によりド
レイン電極１０を構成している。
【０００３】又、ゲート電極６と外部との接続構造とし
て、図４に示す構造が用いられる。同図（ａ）は平面
図、同図（ｂ）はＤ−Ｄ線断面図である。即ち、ゲート
ボンディングパッド部に設けたＰ型のウェル領域１１上
に厚さが5000〜 10000Åのフィールド酸化膜１２を形成
し、この上にゲート電極６と接続したゲートアルミニウ
ム１３を形成し、これをボンディングパッドとして構成
している。通常この領域は 100μｍ□〜 500μｍ□の大
きさである。尚、ベース領域３内のソース領域４は閉じ
た形状（リング状）であり、そのソース領域内に囲まれ
た領域はベース領域と拡散層によって接続している。
て、図４に示す構造が用いられる。同図（ａ）は平面
図、同図（ｂ）はＤ−Ｄ線断面図である。即ち、ゲート
ボンディングパッド部に設けたＰ型のウェル領域１１上
に厚さが5000〜 10000Åのフィールド酸化膜１２を形成
し、この上にゲート電極６と接続したゲートアルミニウ
ム１３を形成し、これをボンディングパッドとして構成
している。通常この領域は 100μｍ□〜 500μｍ□の大
きさである。尚、ベース領域３内のソース領域４は閉じ
た形状（リング状）であり、そのソース領域内に囲まれ
た領域はベース領域と拡散層によって接続している。
【０００４】
【発明が解決しようとする課題】このような縦型電界効
果トランジスタは、ゲート酸化膜５の下側のベース領域
３を反転させてチャネルを形成するが、オフセットとな
らないようソース領域４上にもゲート酸化膜５がオーバ
ーラップする必要がある。又、ソース領域４の不純物濃
度は、ソース領域４をベース領域３中に形成してソース
領域４での抵抗を低減するため、かなり高く（1019〜10
20cm-3）する必要がある。
果トランジスタは、ゲート酸化膜５の下側のベース領域
３を反転させてチャネルを形成するが、オフセットとな
らないようソース領域４上にもゲート酸化膜５がオーバ
ーラップする必要がある。又、ソース領域４の不純物濃
度は、ソース領域４をベース領域３中に形成してソース
領域４での抵抗を低減するため、かなり高く（1019〜10
20cm-3）する必要がある。
【０００５】したがって、リング状にソース領域４を形
成している従来の電界効果トランジスタでは、このリン
グ縁に沿うように全てにゲート酸化膜５がオーバーラッ
プすると、前記したようにソース領域４の不純物濃度は
高いため、この部分のゲート・ソース間容量に寄与する
割合が大きく、ゲート・ソース間容量が大きくなるとい
う問題がある。又、このような縦型電界効果トランジス
タは内部ダイオード（Ｎ型半導体基板１とＰ型のベース
領域３やウェル領域１１）を有しているため、インバー
タ回路等に使用する場合に、この内部ダイオードを利用
する場合があるが、この内部ダイオードに流れる電流の
di／dtによって破壊する場合がある。即ち、ボンディン
グパッド１３下のウェル領域１１の面積が大きく、少数
キャリアを引きぬく領域が無く、或いは少ないため、逆
回復時の電流がゲートボンディングパッド近くのセルに
集中し、寄生トランジスタがオンしてこれらのセルが破
壊しやすいという問題がある。本発明の目的は、ゲート
・ソース間容量を低減し、かつセル破壊を防止した縦型
電界効果トランジスタを提供することにある。
成している従来の電界効果トランジスタでは、このリン
グ縁に沿うように全てにゲート酸化膜５がオーバーラッ
プすると、前記したようにソース領域４の不純物濃度は
高いため、この部分のゲート・ソース間容量に寄与する
割合が大きく、ゲート・ソース間容量が大きくなるとい
う問題がある。又、このような縦型電界効果トランジス
タは内部ダイオード（Ｎ型半導体基板１とＰ型のベース
領域３やウェル領域１１）を有しているため、インバー
タ回路等に使用する場合に、この内部ダイオードを利用
する場合があるが、この内部ダイオードに流れる電流の
di／dtによって破壊する場合がある。即ち、ボンディン
グパッド１３下のウェル領域１１の面積が大きく、少数
キャリアを引きぬく領域が無く、或いは少ないため、逆
回復時の電流がゲートボンディングパッド近くのセルに
集中し、寄生トランジスタがオンしてこれらのセルが破
壊しやすいという問題がある。本発明の目的は、ゲート
・ソース間容量を低減し、かつセル破壊を防止した縦型
電界効果トランジスタを提供することにある。
【０００６】
【課題を解決するための手段】本発明は、第１導電型の
半導体基板と、前記半導体基板内で独立して互いに離れ
て複数設けられ平面形状が多角形である第２導電型のベ
ース領域と、前記ベース領域内に前記多角形の辺より所
定の距離だけ離間し平面形状が帯であり前記帯の一端と
他端とが１箇所だけ対向する第１導電型のソース領域
と、前記ベース領域内のソース領域にオーバラップする
ようにゲート絶縁膜を介して形成されたゲート電極とを
有することを特徴とする。また、本発明は、第１導電型
の半導体基板と、前記半導体基板内で独立して互いに離
れて複数設けられ平面形状が多角形である第２導電型の
ベース領域と、前記ベース領域内に前記多角形の１つの
辺より所定の距離だけ離間し平面形状が帯である第１導
電型のソース領域と、前記多角形の前記１つの辺に対向
する辺側の前記半導体基板に設けられた第２導電型のウ
ェル領域と、前記ベース領域内のソース領域ないし前記
ウェル領域にオーバラップするようにゲート絶縁膜を介
して形成されたゲート電極と、前記ウェル領域上に形成
された厚いフィールド絶縁膜上に形成されて前記ゲート
電極に接続されたボンディングパッドとしての電極層と
を備えることを特徴とする。
半導体基板と、前記半導体基板内で独立して互いに離れ
て複数設けられ平面形状が多角形である第２導電型のベ
ース領域と、前記ベース領域内に前記多角形の辺より所
定の距離だけ離間し平面形状が帯であり前記帯の一端と
他端とが１箇所だけ対向する第１導電型のソース領域
と、前記ベース領域内のソース領域にオーバラップする
ようにゲート絶縁膜を介して形成されたゲート電極とを
有することを特徴とする。また、本発明は、第１導電型
の半導体基板と、前記半導体基板内で独立して互いに離
れて複数設けられ平面形状が多角形である第２導電型の
ベース領域と、前記ベース領域内に前記多角形の１つの
辺より所定の距離だけ離間し平面形状が帯である第１導
電型のソース領域と、前記多角形の前記１つの辺に対向
する辺側の前記半導体基板に設けられた第２導電型のウ
ェル領域と、前記ベース領域内のソース領域ないし前記
ウェル領域にオーバラップするようにゲート絶縁膜を介
して形成されたゲート電極と、前記ウェル領域上に形成
された厚いフィールド絶縁膜上に形成されて前記ゲート
電極に接続されたボンディングパッドとしての電極層と
を備えることを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示し、同図（ａ）は平面
図、同図（ｂ）はＡ−Ａ線断面図である。抵抗率が約0.
01Ω-cm のＮ+ 型半導体基板１上に、抵抗率が 0.5〜50
Ω-cm ，厚さが５〜 100μｍのＮ型エピタキシャル層２
を形成し、このエピタキシャル層２に深さ２〜８μｍ程
度のＰ型のベース領域３を形成し、このベース領域内に
深さ 0.5〜 1.5μｍ程度，キャリア濃度が１×1019cm-3
以上となるようにソース領域４を形成する。ここで、ソ
ース領域４はベース領域３において、その平面形状がリ
ング状ではなく、その一部が開いた形状に形成される。
る。図１は本発明の一実施例を示し、同図（ａ）は平面
図、同図（ｂ）はＡ−Ａ線断面図である。抵抗率が約0.
01Ω-cm のＮ+ 型半導体基板１上に、抵抗率が 0.5〜50
Ω-cm ，厚さが５〜 100μｍのＮ型エピタキシャル層２
を形成し、このエピタキシャル層２に深さ２〜８μｍ程
度のＰ型のベース領域３を形成し、このベース領域内に
深さ 0.5〜 1.5μｍ程度，キャリア濃度が１×1019cm-3
以上となるようにソース領域４を形成する。ここで、ソ
ース領域４はベース領域３において、その平面形状がリ
ング状ではなく、その一部が開いた形状に形成される。
【０００８】更に、前記ソース領域４をオーバーラップ
する厚さ 500〜1500Åの膜厚のゲート酸化膜５を形成
し、この上に約5000Åの膜厚のポリシリコンからなるゲ
ート電極６を形成し、このゲート電極６が他の電極と短
絡しないようにこれをＰＳＧ等の絶縁膜７で覆う。その
上で、ソース領域４の上部の絶縁膜７を開口し、Ａｌ等
の金属を被着加工してソース電極９を形成する。又、半
導体基板１の下部にはＡｕ系或いはＮｉ系の金属膜を被
着してドレイン電極１０が形成される。
する厚さ 500〜1500Åの膜厚のゲート酸化膜５を形成
し、この上に約5000Åの膜厚のポリシリコンからなるゲ
ート電極６を形成し、このゲート電極６が他の電極と短
絡しないようにこれをＰＳＧ等の絶縁膜７で覆う。その
上で、ソース領域４の上部の絶縁膜７を開口し、Ａｌ等
の金属を被着加工してソース電極９を形成する。又、半
導体基板１の下部にはＡｕ系或いはＮｉ系の金属膜を被
着してドレイン電極１０が形成される。
【０００９】ここで、これらの製造方法は、ゲート酸化
膜５，ゲート電極６を成長後、リソグラフィー技術によ
ってベース領域３，ソース領域４を形成する部分を開口
し、セルファラインにてまずイオン注入・押込によって
ベース領域３を形成する。その後、ベース領域（バック
ゲート領域８）３とソース領域４との接続をとるため、
リソグラフィー技術によってフォトレジストを残す。即
ち、バッグゲート領域８からゲート電極６までフォトレ
ジストを残し、その後ゲート電極６とのセルファライン
とフォトレジストをマスクとしてイオン注入をし、フォ
トレジスト除去後、押込を行いソース領域４を形成す
る。ソース領域が形成されない部分の大きさは、リソグ
ラフィー技術の工程能力によって制限をうけるが、それ
以外は任意である。
膜５，ゲート電極６を成長後、リソグラフィー技術によ
ってベース領域３，ソース領域４を形成する部分を開口
し、セルファラインにてまずイオン注入・押込によって
ベース領域３を形成する。その後、ベース領域（バック
ゲート領域８）３とソース領域４との接続をとるため、
リソグラフィー技術によってフォトレジストを残す。即
ち、バッグゲート領域８からゲート電極６までフォトレ
ジストを残し、その後ゲート電極６とのセルファライン
とフォトレジストをマスクとしてイオン注入をし、フォ
トレジスト除去後、押込を行いソース領域４を形成す
る。ソース領域が形成されない部分の大きさは、リソグ
ラフィー技術の工程能力によって制限をうけるが、それ
以外は任意である。
【００１０】このように形成した縦型電界効果トランジ
スタは、ソース領域４を開いたリング状に形成している
ため、ゲート酸化膜５の下側のソース領域４のオーバー
ラップ分が少ないため、ゲート・ソース間容量を低減で
き、その割合はソース領域形成時のマスクによって任意
に変更できる。このゲート・ソース間容量は、ゲート電
極−ソース領域容量、ゲート電極−ベース領域容量、ゲ
ート電極−ソース電極容量の和で示される。ゲート電極
−ソース電極容量は小さいため無視すると、ソース領域
が無い部分が2/10で約６％程度の容量低減効果が可能と
なる。
スタは、ソース領域４を開いたリング状に形成している
ため、ゲート酸化膜５の下側のソース領域４のオーバー
ラップ分が少ないため、ゲート・ソース間容量を低減で
き、その割合はソース領域形成時のマスクによって任意
に変更できる。このゲート・ソース間容量は、ゲート電
極−ソース領域容量、ゲート電極−ベース領域容量、ゲ
ート電極−ソース電極容量の和で示される。ゲート電極
−ソース電極容量は小さいため無視すると、ソース領域
が無い部分が2/10で約６％程度の容量低減効果が可能と
なる。
【００１１】図２は本発明の第２の実施例を示し、同図
（ａ）は平面図、同図（ｂ）はＢ−Ｂ線断面図である。
この実施例は、第１実施例で示したものと同一構成のセ
ル部と、これに接続されるボンディングパッド部を示し
ている。ボンディングパッド部は、Ｎ型エピタキシャル
層２に形成したＰウェル領域１１上に厚いフィールド酸
化膜１２を形成し、このフィールド酸化膜１２上に形成
してゲート電極６の一部を構成するポリシリコンと、こ
のポリシリコンに接続されるゲートアルミニウム１３か
ら構成される。
（ａ）は平面図、同図（ｂ）はＢ−Ｂ線断面図である。
この実施例は、第１実施例で示したものと同一構成のセ
ル部と、これに接続されるボンディングパッド部を示し
ている。ボンディングパッド部は、Ｎ型エピタキシャル
層２に形成したＰウェル領域１１上に厚いフィールド酸
化膜１２を形成し、このフィールド酸化膜１２上に形成
してゲート電極６の一部を構成するポリシリコンと、こ
のポリシリコンに接続されるゲートアルミニウム１３か
ら構成される。
【００１２】このような縦型電界効果トランジスタは、
ベース領域３とＮ型エピタキシャル層２及びＮ型半導体
基板１とで内部ダイオードが形成されているがこれを積
極的に利用する。即ち、ゲートアルミニウム１３の周囲
にあるセル部では、そのソース領域４をゲートアルミニ
ウム１３側に形成しない構造とする。即ち、ソース領域
４は方形リングの一辺を構成するような平面形状とされ
る。このようにすることで、内部ダイオードの逆回復時
の電流がゲートアルミニウム１３の近傍のセルに集中し
ても寄生トランジスタはオンし難くなる。この結果、容
量の低減と、内部ダイオードの逆回復時の高耐量化（高
di／dt化）が図れる。
ベース領域３とＮ型エピタキシャル層２及びＮ型半導体
基板１とで内部ダイオードが形成されているがこれを積
極的に利用する。即ち、ゲートアルミニウム１３の周囲
にあるセル部では、そのソース領域４をゲートアルミニ
ウム１３側に形成しない構造とする。即ち、ソース領域
４は方形リングの一辺を構成するような平面形状とされ
る。このようにすることで、内部ダイオードの逆回復時
の電流がゲートアルミニウム１３の近傍のセルに集中し
ても寄生トランジスタはオンし難くなる。この結果、容
量の低減と、内部ダイオードの逆回復時の高耐量化（高
di／dt化）が図れる。
【００１３】
【発明の効果】以上説明したように本発明によれば、ゲ
ート酸化膜直下の重なり部分が少なくなり、ゲート・ソ
ース間容量を減少するという効果を得ることができる。
又、ボンディングパッド側にソース領域を形成しないこ
とで、内部ダイオードの逆回復時の高耐量化という効果
を得ることができる。さらに、本発明によれば、ソース
領域に対するコンタクトは１つでよく、コンタクト構造
が複雑化されることもない
ート酸化膜直下の重なり部分が少なくなり、ゲート・ソ
ース間容量を減少するという効果を得ることができる。
又、ボンディングパッド側にソース領域を形成しないこ
とで、内部ダイオードの逆回復時の高耐量化という効果
を得ることができる。さらに、本発明によれば、ソース
領域に対するコンタクトは１つでよく、コンタクト構造
が複雑化されることもない
【図１】本発明の第１実施例を示す平面図とそのＡ−Ａ
線断面図である。
線断面図である。
【図２】本発明の第２実施例を示す平面図とそのＢ−Ｂ
線断面図である。
線断面図である。
【図３】従来の一例の平面図とそのＣ−Ｃ線断面図であ
る。
る。
【図４】従来の他の部分の例の平面図とそのＤ−Ｄ線断
面図である。
面図である。
１ Ｎ型半導体基板 ２ Ｎ型エピタキシャル層 ３ ベース領域 ４ ソース領域 ６ ゲート電極 ９ ソース電極 １０ ドレイン電極
Claims (2)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板内で独立して互いに離れて複数設けられ平面形状が
多角形である第２導電型のベース領域と、前記ベース領
域内に前記多角形の辺より所定の距離だけ離間し平面形
状が帯であり前記帯の一端と他端とが１箇所だけ対向す
る第１導電型のソース領域と、前記ベース領域内のソー
ス領域にオーバラップするようにゲート絶縁膜を介して
形成されたゲート電極とを有することを特徴とする縦型
電界効果トランジスタ。 - 【請求項２】 第１導電型の半導体基板と、前記半導体
基板内で独立して互いに離れて複数設けられ平面形状が
多角形である第２導電型のベース領域と、前記ベース領
域内に前記多角形の１つの辺より所定の距離だけ離間し
平面形状が帯である第１導電型のソース領域と、前記多
角形の前記１つの辺に対向する辺側の前記半導体基板に
設けられた第２導電型のウェル領域と、前記ベース領域
内のソース領域ないし前記ウェル領域にオーバラップす
るようにゲート絶縁膜を介して形成されたゲート電極
と、前記ウェル領域上に形成された厚いフィールド絶縁
膜上に形成されて前記ゲート電極に接続されたボンディ
ングパッドとしての電極層とを備えることを特徴とする
縦型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187494A JP2917687B2 (ja) | 1992-06-22 | 1992-06-22 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187494A JP2917687B2 (ja) | 1992-06-22 | 1992-06-22 | 縦型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065869A JPH065869A (ja) | 1994-01-14 |
| JP2917687B2 true JP2917687B2 (ja) | 1999-07-12 |
Family
ID=16207050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187494A Expired - Fee Related JP2917687B2 (ja) | 1992-06-22 | 1992-06-22 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917687B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783117B2 (ja) * | 1988-04-15 | 1995-09-06 | 三菱電機株式会社 | 半導体装置 |
-
1992
- 1992-06-22 JP JP4187494A patent/JP2917687B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065869A (ja) | 1994-01-14 |
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