JP2655403B2 - 電力用ｍｏｓ型電界効果トランジスタ - Google Patents
電力用ｍｏｓ型電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力用MOS型電界効果トランジスタに関し、
特に耐圧が高く出来る横型構造の電力用MOS型電界効果
トランジスタに関するものである。
特に耐圧が高く出来る横型構造の電力用MOS型電界効果
トランジスタに関するものである。
従来、この種の横型構造の電力用MOS型電界効果トラ
ンジスタは、第６図にみられるように、Ｐ型シリコン基
板１上にＮ型シリコンエピタキシャル層２を気相成長
し、深いP+領域14を各格子点に形成し、その上からP+領
域14よりも浅くかつ広くＰ型のベース領域３を形成し、
各Ｐ型ベース領域３内で中心部にP+領域14が露出するよ
うにその周囲でかつＰ型ベース領域３の周辺とは離間し
てN+型のソース領域４を環状に形成している。Ｐ型ベー
ス領域３の間に格子状にN+型のドレイン電極コンタクト
領域５を形成し、電極取出し部を除いて表面にゲート酸
化膜６を介してＰ型ベース領域３の周辺部上にゲートポ
リシリコン層７を形成し、その上に層間絶縁層８が形成
される。ドレイン電極コンタクト領域５上にドレイン領
域９が，N+型ソース領域４とこのN+型ソース領域４に囲
まれたＰ型ベース領域３に重複するP+14とにソース電極
10が形成されている。
ンジスタは、第６図にみられるように、Ｐ型シリコン基
板１上にＮ型シリコンエピタキシャル層２を気相成長
し、深いP+領域14を各格子点に形成し、その上からP+領
域14よりも浅くかつ広くＰ型のベース領域３を形成し、
各Ｐ型ベース領域３内で中心部にP+領域14が露出するよ
うにその周囲でかつＰ型ベース領域３の周辺とは離間し
てN+型のソース領域４を環状に形成している。Ｐ型ベー
ス領域３の間に格子状にN+型のドレイン電極コンタクト
領域５を形成し、電極取出し部を除いて表面にゲート酸
化膜６を介してＰ型ベース領域３の周辺部上にゲートポ
リシリコン層７を形成し、その上に層間絶縁層８が形成
される。ドレイン電極コンタクト領域５上にドレイン領
域９が，N+型ソース領域４とこのN+型ソース領域４に囲
まれたＰ型ベース領域３に重複するP+14とにソース電極
10が形成されている。
上述した従来の横型構造の電力用MOS型電界効果トラ
ンジスタは基本的には縦型の二重拡散型MOS構造となっ
ているので、Ｐ型ベース層３をN+型ソース層の電位に合
わせるため各セル毎にＰ型ベース層３とN+型ソース層４
とをソース電極10を通して短絡する構造となっている。
このため特にソース電極周りの微細化の障害となって，
ひいてはペレット小型化しにくいという欠点がある。
ンジスタは基本的には縦型の二重拡散型MOS構造となっ
ているので、Ｐ型ベース層３をN+型ソース層の電位に合
わせるため各セル毎にＰ型ベース層３とN+型ソース層４
とをソース電極10を通して短絡する構造となっている。
このため特にソース電極周りの微細化の障害となって，
ひいてはペレット小型化しにくいという欠点がある。
また、本来縦型構造の二重拡散型MOS構造はＰ型ベー
ス層３同士が近接している構造を取っており、空乏層が
低い耐圧で隣り同士でつながることにより高耐圧が得ら
れるものであるが横型構造の電力用MOS型電界効果トラ
ンジスタは各々のベース層３で耐圧を持させているため
高耐圧化しにくいという欠点をもっている。
ス層３同士が近接している構造を取っており、空乏層が
低い耐圧で隣り同士でつながることにより高耐圧が得ら
れるものであるが横型構造の電力用MOS型電界効果トラ
ンジスタは各々のベース層３で耐圧を持させているため
高耐圧化しにくいという欠点をもっている。
本発明によれば、第１導電型の半導体基板上に形成さ
れた第２導電型の半導体層と、前記半導体層の表面から
前記半導体基板に達して接するように形成された第１導
電型の複数のベース領域と、前記複数のベース領域の少
なくとも１つに前記ベース領域の外周のチャンネルとな
る部分のみを残して前記ベース領域の内側に形成された
第２導電型のソース領域と、前記ソース領域上に形成さ
れたソース電極と、前記半導体層上に形成されたドレイ
ン電極と、前記チャンネルとなる部分上に絶縁膜を介し
て形成されたゲート電極とを有し、前記ソース電極と前
記ソース電極が形成されていないベース領域とが接続さ
れていることを特徴とする電力用MOS型電界効果トラン
ジスタを得る。
れた第２導電型の半導体層と、前記半導体層の表面から
前記半導体基板に達して接するように形成された第１導
電型の複数のベース領域と、前記複数のベース領域の少
なくとも１つに前記ベース領域の外周のチャンネルとな
る部分のみを残して前記ベース領域の内側に形成された
第２導電型のソース領域と、前記ソース領域上に形成さ
れたソース電極と、前記半導体層上に形成されたドレイ
ン電極と、前記チャンネルとなる部分上に絶縁膜を介し
て形成されたゲート電極とを有し、前記ソース電極と前
記ソース電極が形成されていないベース領域とが接続さ
れていることを特徴とする電力用MOS型電界効果トラン
ジスタを得る。
本発明によればソース領域とベース領域との接続はベ
ース領域間が半導体基板を介して接続されているので、
ソース電極でソース領域とソース領域を有しないベース
領域とを接続することにより行なわれているので、ソー
ス領域周辺の構造が簡単になり、微細化が容易にでき
る。また、半導体基板を高比抵抗にすることにより高耐
圧化が達成される。
ース領域間が半導体基板を介して接続されているので、
ソース電極でソース領域とソース領域を有しないベース
領域とを接続することにより行なわれているので、ソー
ス領域周辺の構造が簡単になり、微細化が容易にでき
る。また、半導体基板を高比抵抗にすることにより高耐
圧化が達成される。
次に、本発明について図面を参照してより詳細に説明
する。
する。
第１図は本発明の一実施例によりＮチャンネル型電力
用MOS電界効果トランジスタの縦断面図である。本実施
例は従来の横方向電力用MOS電界効果トランジスタと同
様に作製出来る。次に簡単にその製法を第２〜４図とと
もに説明する。
用MOS電界効果トランジスタの縦断面図である。本実施
例は従来の横方向電力用MOS電界効果トランジスタと同
様に作製出来る。次に簡単にその製法を第２〜４図とと
もに説明する。
Ｐ型Si基板１にＮ型Siエピタキシャル層２を成長さ
せ、ゲート酸化膜６を熱酸化により成長せしめた後、ポ
リシリコン７を積みＰベース層３を形成する（第２
図）。その後ゲート電極として必要なポリシリコン７だ
けを残してポリシリコンを除去しＮ型エピタキシャル層
２の不要な部分はフォトレジスト11等で被覆した後、リ
ンのイオン注入等でN+型のドレインコンタクト領域５お
よびソース領域４を形成する（第３図）。続いて、層間
絶縁層8,ソース電極10,ドレイン電極９を形成すること
により、第１図に示したような構造が得られる。
せ、ゲート酸化膜６を熱酸化により成長せしめた後、ポ
リシリコン７を積みＰベース層３を形成する（第２
図）。その後ゲート電極として必要なポリシリコン７だ
けを残してポリシリコンを除去しＮ型エピタキシャル層
２の不要な部分はフォトレジスト11等で被覆した後、リ
ンのイオン注入等でN+型のドレインコンタクト領域５お
よびソース領域４を形成する（第３図）。続いて、層間
絶縁層8,ソース電極10,ドレイン電極９を形成すること
により、第１図に示したような構造が得られる。
本構造による電極用MOS電界効果トランジスタはＰ型S
i基板１側にもソース電位を落とせば各Ｐベース領域３
はＰ型基板１を通してソースと同電位になるので従来の
構造のように各ベース領域単位でN+ソース領域４とＰ型
ベース領域３とを短絡する必要がない。また、Ｐ型Si基
板１を直接ソース電位に落とせない場合、一部のＰベー
ス領域３にＮ型ソース領域４を形成しないものを作って
おけば、そのＰベース領域３を通じてＰ型基板１が４ソ
ース電位に落ち、結果的に前述と同様の効果を得ること
が出来る。
i基板１側にもソース電位を落とせば各Ｐベース領域３
はＰ型基板１を通してソースと同電位になるので従来の
構造のように各ベース領域単位でN+ソース領域４とＰ型
ベース領域３とを短絡する必要がない。また、Ｐ型Si基
板１を直接ソース電位に落とせない場合、一部のＰベー
ス領域３にＮ型ソース領域４を形成しないものを作って
おけば、そのＰベース領域３を通じてＰ型基板１が４ソ
ース電位に落ち、結果的に前述と同様の効果を得ること
が出来る。
さらに、従来の構造で高耐圧を得るためにはＮ型エピ
タキシャル層２を高比抵抗する必要があり、オン抵抗が
それだけ大きくなる欠点があったが、本構造をとればオ
ン抵抗に効いてくるＮ型エピタクシャル層２を高比抵抗
にしなくてもＰ型基板１の方を高比抵抗にすればＰ型基
板１側で多くの耐圧を背負うので高耐圧化が容易であ
る。
タキシャル層２を高比抵抗する必要があり、オン抵抗が
それだけ大きくなる欠点があったが、本構造をとればオ
ン抵抗に効いてくるＮ型エピタクシャル層２を高比抵抗
にしなくてもＰ型基板１の方を高比抵抗にすればＰ型基
板１側で多くの耐圧を背負うので高耐圧化が容易であ
る。
また、平面構造も、第４図（Ａ）で示す４角セル状で
も良いし同図（Ｂ）のようにストライプ状にもすること
が出来る。各図（Ａ），（Ｂ）に矢印で示す部分の断面
が第１図のようになる。
も良いし同図（Ｂ）のようにストライプ状にもすること
が出来る。各図（Ａ），（Ｂ）に矢印で示す部分の断面
が第１図のようになる。
第５図は本発明の他の実施例の縦断面図である。本構
造はＰ型基板１上のＰベース領域の直下となる部分にあ
らかじめＰ型埋込層13を形成してからＮ型エピタキシャ
ル層２を気相成長し、以下第１図〜第４図に関連して説
明した本発明の一実施例と同様の工程を経て得ることが
出来る。
造はＰ型基板１上のＰベース領域の直下となる部分にあ
らかじめＰ型埋込層13を形成してからＮ型エピタキシャ
ル層２を気相成長し、以下第１図〜第４図に関連して説
明した本発明の一実施例と同様の工程を経て得ることが
出来る。
本発明はＮ型エピタキシャル層２が厚くとれるのでさ
らに高耐圧な横型構造の電力用MOS電界効果トランジス
タが得られることは明白である。
らに高耐圧な横型構造の電力用MOS電界効果トランジス
タが得られることは明白である。
以上Ｎチャンネル型のもので説明したが、Ｐチャンネ
ル型のものもＮ型とＰ型とを逆にするだけで実現出来
る。
ル型のものもＮ型とＰ型とを逆にするだけで実現出来
る。
以上説明したように、本発明は一導電型の半導体基板
を用い、さらにこの上に形成した他の導電型の半導体層
中の一導電型ベース領域を半導体基板と接触させること
により、ペレットの小型化及び、高耐圧化できる効果が
ある。
を用い、さらにこの上に形成した他の導電型の半導体層
中の一導電型ベース領域を半導体基板と接触させること
により、ペレットの小型化及び、高耐圧化できる効果が
ある。
さらには横型構造の電力用MOS電界効果トランジスタ
を形成する同じ基板上にＣ−MOSも作り込むことが可能
であり、高耐圧電力用MOS電界効果トランジスタを含ん
だ集積回路が実現出来る効果がある。
を形成する同じ基板上にＣ−MOSも作り込むことが可能
であり、高耐圧電力用MOS電界効果トランジスタを含ん
だ集積回路が実現出来る効果がある。
第１図は本発明の一実施例による横型構造の電力用MOS
トランジスタの縦断面図，第２図および第３図はその製
造過程を示す縦断面図，第４図（Ａ），（Ｂ）はそれぞ
れ第１図の断面をもつ電界効果トランジスタの例を示す
平面図，第５図は本発明の他の実施例を示す縦断面図，
第６図は従来の横型構造の電力用MOS電界効果トランジ
スタの縦断面図である。 １……Ｐ型半導体基板、２……Ｎ型エピタキシャル層、
３……Ｐ型ベース領域、４……Ｎ型ソース領域、５……
Ｎ型コンタクト領域、６……ゲート酸化膜、７……ゲー
トポリシリコン、８……層間絶縁層、９……ドレイン電
極、10……ソース電極、11……フォトレジスト、12……
ソースコンタクト、13……Ｐ型埋込拡散層13、14……P+
領域。
トランジスタの縦断面図，第２図および第３図はその製
造過程を示す縦断面図，第４図（Ａ），（Ｂ）はそれぞ
れ第１図の断面をもつ電界効果トランジスタの例を示す
平面図，第５図は本発明の他の実施例を示す縦断面図，
第６図は従来の横型構造の電力用MOS電界効果トランジ
スタの縦断面図である。 １……Ｐ型半導体基板、２……Ｎ型エピタキシャル層、
３……Ｐ型ベース領域、４……Ｎ型ソース領域、５……
Ｎ型コンタクト領域、６……ゲート酸化膜、７……ゲー
トポリシリコン、８……層間絶縁層、９……ドレイン電
極、10……ソース電極、11……フォトレジスト、12……
ソースコンタクト、13……Ｐ型埋込拡散層13、14……P+
領域。
Claims (1)
- 【請求項１】第１導電型の半導体基板上に形成された第
２導電型の半導体層と、前記半導体層の表面から前記半
導体基板に達して接するように形成された第１導電型の
複数のベース領域と、前記複数のベース領域の少なくと
も１つに前記ベース領域の外周のチャンネルとなる部分
のみを残して前記ベース領域の内側に形成された第２導
電型のソース領域と、前記ソース領域上に形成されたソ
ース電極と、前記半導体層上に形成されたドレイン電極
と、前記チャンネルとなる部分上に絶縁膜を介して形成
されたゲート電極とを有し、前記ソース電極と前記ソー
ス電極が形成されていないベース領域とが接続されてい
ることを特徴とする電力用MOS型電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62176347A JP2655403B2 (ja) | 1987-07-14 | 1987-07-14 | 電力用ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62176347A JP2655403B2 (ja) | 1987-07-14 | 1987-07-14 | 電力用ｍｏｓ型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6419773A JPS6419773A (en) | 1989-01-23 |
| JP2655403B2 true JP2655403B2 (ja) | 1997-09-17 |
Family
ID=16012009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62176347A Expired - Lifetime JP2655403B2 (ja) | 1987-07-14 | 1987-07-14 | 電力用ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655403B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855033A (en) * | 1986-04-04 | 1989-08-08 | Materials Research Corporation | Cathode and target design for a sputter coating apparatus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5223277A (en) * | 1975-08-18 | 1977-02-22 | Sony Corp | Method of manufacteuring insulating gate type field effect transistor |
| JPS60136377A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 絶縁ゲ−ト半導体装置の製造法 |
-
1987
- 1987-07-14 JP JP62176347A patent/JP2655403B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6419773A (en) | 1989-01-23 |
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