JPS62186565A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- 230000015572 biosynthetic process Effects 0.000 description 1
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果型半導体装置に関し、特にゲート
とソース間の絶縁破壊による不良率の低減を図ワた電界
効果型半導体装置に関するものである。
とソース間の絶縁破壊による不良率の低減を図ワた電界
効果型半導体装置に関するものである。
第2図は従来の電界効果型半導体装置としてのパワーM
OS電界効果トランジスタ(以下、電界効果トランジス
タをFETと略記する)を示す断面図である0図におい
て、1bは半導体基板である第1導電形高濃度ドレイン
領域、1aは第1導電形高濃度ドレイン領域1bの表面
に形成された第18電形低濃度ドレイン領域、2は第1
導電形低濃度ドレイン領域1aの表面に形成された複数
の第2導電形半導体領域、3は各第2導電形半導体領域
2内に中央部をあけて形成された第1導電形ソース領域
、4は各第2導電形半導体領域2間の第1導電形低濃度
ドレイン領域1aの表面、第1導電形低濃度ドレイン領
域1aと各第1導電形ソース領域3間の各第2導電形半
導体領域2の表面および各第1導電形ソース領域3の表
面の一部に形成された絶縁膜、5は絶縁膜4の表面に形
成されたゲート電極、6は各第1導電形ソース領域3の
表面の一部およびソース領域3の中央部の第2導電形半
導体領域2の表面に絶縁膜4を介して形成されたソース
電極、7は第2導電形半導体領域2の一部であるチャネ
ル形成領域、8は第1導電形高濃度ドレイン領域1bの
下面に形成されたドレイン電極、21は各第2導電形半
導体領域2の凸部である。
OS電界効果トランジスタ(以下、電界効果トランジス
タをFETと略記する)を示す断面図である0図におい
て、1bは半導体基板である第1導電形高濃度ドレイン
領域、1aは第1導電形高濃度ドレイン領域1bの表面
に形成された第18電形低濃度ドレイン領域、2は第1
導電形低濃度ドレイン領域1aの表面に形成された複数
の第2導電形半導体領域、3は各第2導電形半導体領域
2内に中央部をあけて形成された第1導電形ソース領域
、4は各第2導電形半導体領域2間の第1導電形低濃度
ドレイン領域1aの表面、第1導電形低濃度ドレイン領
域1aと各第1導電形ソース領域3間の各第2導電形半
導体領域2の表面および各第1導電形ソース領域3の表
面の一部に形成された絶縁膜、5は絶縁膜4の表面に形
成されたゲート電極、6は各第1導電形ソース領域3の
表面の一部およびソース領域3の中央部の第2導電形半
導体領域2の表面に絶縁膜4を介して形成されたソース
電極、7は第2導電形半導体領域2の一部であるチャネ
ル形成領域、8は第1導電形高濃度ドレイン領域1bの
下面に形成されたドレイン電極、21は各第2導電形半
導体領域2の凸部である。
パワーMOS F ETは、このような基本ユニットが
多数並列接続され、そのMOSユニノl−セルの領域を
囲むように第2導電形のガードリング9を備えた構造で
、高耐圧を得ることができる。
多数並列接続され、そのMOSユニノl−セルの領域を
囲むように第2導電形のガードリング9を備えた構造で
、高耐圧を得ることができる。
次に動作について説明する。ドレイン電極8とソ・−ス
ミ極6間にドレイン電圧を印加した状態で、ゲート電極
5とソース電極6間にゲート電圧を印加すると、チャネ
ル形成領域7にチャネルが形成され、ドレイン電極8と
ソース電極6間にドレイン電流が流れる。このとき、ゲ
ート電極5とソース電極6間に印加するゲート電圧を制
御することによって、ドレイン電極8とソース電極6間
を流れるトレイン電流を制御することができる。ソース
電流6による第2導電形半導体領域2とソース領域3と
の短絡は、チャネル形成領域7の電位を固定させるため
に不可欠である。
ミ極6間にドレイン電圧を印加した状態で、ゲート電極
5とソース電極6間にゲート電圧を印加すると、チャネ
ル形成領域7にチャネルが形成され、ドレイン電極8と
ソース電極6間にドレイン電流が流れる。このとき、ゲ
ート電極5とソース電極6間に印加するゲート電圧を制
御することによって、ドレイン電極8とソース電極6間
を流れるトレイン電流を制御することができる。ソース
電流6による第2導電形半導体領域2とソース領域3と
の短絡は、チャネル形成領域7の電位を固定させるため
に不可欠である。
従来の電界効果型半導体装置は以上のように構成されて
おり、絶縁膜4を介してソース電極3とゲート電極5と
を絶縁しているので、ソース電極3とゲート電極5間に
絶縁膜4を破壊するのに十分な電圧、たとえば静電気な
どが加った場合に絶縁膜4が永久破壊を起こすという問
題点があった。
おり、絶縁膜4を介してソース電極3とゲート電極5と
を絶縁しているので、ソース電極3とゲート電極5間に
絶縁膜4を破壊するのに十分な電圧、たとえば静電気な
どが加った場合に絶縁膜4が永久破壊を起こすという問
題点があった。
この発明は、上記のような問題点を解消するためになさ
れたものでソース電極とゲート電極との間の絶縁破壊に
よる不良率を改善した電界効果型半導体装置を提供する
ことを目的とする。
れたものでソース電極とゲート電極との間の絶縁破壊に
よる不良率を改善した電界効果型半導体装置を提供する
ことを目的とする。
この発明に係る電界効果型半導体装置は、動作時のゲー
ト電極−ソース電極印加電圧より大きな耐圧を有し、か
つ絶縁膜を破壊する電圧よりも低い耐圧を有した一対の
ダイオードをアノード、カソードどちらか同一端子を共
通にして直列接続し。
ト電極−ソース電極印加電圧より大きな耐圧を有し、か
つ絶縁膜を破壊する電圧よりも低い耐圧を有した一対の
ダイオードをアノード、カソードどちらか同一端子を共
通にして直列接続し。
これをゲート電極−ソース電極間に内臓したものである
。
。
この発明においては、ゲート電極−ソース電極間にアノ
ード、カソードどちらか同一端子を共通にして直列接続
したダイオードを形成しているので、ゲート電極−ソー
ス電極間に大きな電圧が印加されたとき、上記内蔵ダイ
オードが降伏し、これによりゲート電極−ソース電極間
の絶縁膜には大きな電圧が印加されず、絶縁破壊から保
護することができる。
ード、カソードどちらか同一端子を共通にして直列接続
したダイオードを形成しているので、ゲート電極−ソー
ス電極間に大きな電圧が印加されたとき、上記内蔵ダイ
オードが降伏し、これによりゲート電極−ソース電極間
の絶縁膜には大きな電圧が印加されず、絶縁破壊から保
護することができる。
以下、この発明の一実施例を図について説明する。
第1図において、1 a、 1 b、 2〜9は第
2図に示した従来の電界効果型半導体におけるものと同
様のものである。10.11はガードリング9内に形成
され、各々ダイオードのカソード領域となる第1導電形
半導体領域であり、ゲート電極5−ソース電極3間には
アノード側が共通のダイオードが直列接続されて内蔵さ
れている。各々の内蔵ダイオードの耐圧は、ガードリン
グ9の不純物濃度をコントロールすることにより、動作
時のゲート電極5−ソース電極3間の印加電圧±20V
より大きな耐圧で、かつMOSユニットセル内のゲート
−ソース間の絶縁破壊電圧より小さい耐圧に制御されて
いる。
2図に示した従来の電界効果型半導体におけるものと同
様のものである。10.11はガードリング9内に形成
され、各々ダイオードのカソード領域となる第1導電形
半導体領域であり、ゲート電極5−ソース電極3間には
アノード側が共通のダイオードが直列接続されて内蔵さ
れている。各々の内蔵ダイオードの耐圧は、ガードリン
グ9の不純物濃度をコントロールすることにより、動作
時のゲート電極5−ソース電極3間の印加電圧±20V
より大きな耐圧で、かつMOSユニットセル内のゲート
−ソース間の絶縁破壊電圧より小さい耐圧に制御されて
いる。
このように、本実施例の電界効果型半導体装置では、ゲ
ート電極5とソース電極3間にアノード側が共通のダイ
オードが直列に接続されて内蔵されているので、ゲート
電極5−ソース電極3間に内蔵ダイオードの耐圧以上の
電圧が印加されたとき、内蔵ダイオードが降伏し、ゲー
ト電極5−ソース電極3間の絶縁膜4の破壊電圧に達せ
ず、絶縁膜4は永久破壊から保護される。
ート電極5とソース電極3間にアノード側が共通のダイ
オードが直列に接続されて内蔵されているので、ゲート
電極5−ソース電極3間に内蔵ダイオードの耐圧以上の
電圧が印加されたとき、内蔵ダイオードが降伏し、ゲー
ト電極5−ソース電極3間の絶縁膜4の破壊電圧に達せ
ず、絶縁膜4は永久破壊から保護される。
なお上記実施例では内蔵ダイオードのアノードを共通接
続したが、これはカソードを共通接続してもよい。
続したが、これはカソードを共通接続してもよい。
以上のように、この発明によれば、ゲート−ソース間に
アノード又はカソードが共通に直列接続された一対のダ
イオードを内蔵したので、ゲート−ソース間に高電圧が
印加されたとき、内蔵ダイオードが降伏しゲート−ソー
ス間の絶縁膜に高電圧が印加されず、絶縁膜を永久破壊
から保護することができる効果がある。
アノード又はカソードが共通に直列接続された一対のダ
イオードを内蔵したので、ゲート−ソース間に高電圧が
印加されたとき、内蔵ダイオードが降伏しゲート−ソー
ス間の絶縁膜に高電圧が印加されず、絶縁膜を永久破壊
から保護することができる効果がある。
第1図はこの発明の一実施例による電界効果型半導体装
置の断面図、第2図は従来の電界効果型半導体装置の一
例を示す断面図である。 1aは第1導電形低濃度ドレイン領域、1bは第1導電
形高濃度ドレイン領域、2.9は第2導電形半導体領域
、3は第1m型彫ソース領域、4は絶縁膜、5はゲート
電極、6はソース電極、7はチャネル形成領域、8はド
レイン電極、10゜11は第1導電形半導体領域。 なお図中同一符号は同−又は相当部分を示す。
置の断面図、第2図は従来の電界効果型半導体装置の一
例を示す断面図である。 1aは第1導電形低濃度ドレイン領域、1bは第1導電
形高濃度ドレイン領域、2.9は第2導電形半導体領域
、3は第1m型彫ソース領域、4は絶縁膜、5はゲート
電極、6はソース電極、7はチャネル形成領域、8はド
レイン電極、10゜11は第1導電形半導体領域。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- (1)第1導電形半導体基板と、 この基板の表面に形成される第2導電形半導体領域と、 この第2導電形半導体領域内のその表面に中央部をあけ
て形成される第1導電形半導体領域と、上記基板と上記
第1導電形半導体領域間の上記第2導電形半導体領域の
表面に形成される絶縁膜と、 この絶縁膜の表面に形成されるゲート電極と、上記第2
導電形半導体領域と第1導電形半導体領域とを短絡する
ように形成したソース電極と、上記第1導電形半導体基
板の裏面に形成されるドレイン電極とを備え、 縦方向に主電流の経路を有する電界効果型半導体装置に
おいて、 上記電界効果によって動作する領域を取り囲むように第
2導電形半導体領域のガードリングを形成し、 そのガードリング内に第1導電形半導体領域を分離して
形成し、その一方をゲート電極と接続し、他方をソース
電極と接続したことを特徴とする電界効果型半導体装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61028449A JPS62186565A (ja) | 1986-02-12 | 1986-02-12 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61028449A JPS62186565A (ja) | 1986-02-12 | 1986-02-12 | 電界効果型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62186565A true JPS62186565A (ja) | 1987-08-14 |
Family
ID=12248976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61028449A Pending JPS62186565A (ja) | 1986-02-12 | 1986-02-12 | 電界効果型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62186565A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02140981A (ja) * | 1988-11-22 | 1990-05-30 | Mitsubishi Electric Corp | 半導体装置 |
EP3979330A1 (en) * | 2020-09-30 | 2022-04-06 | Infineon Technologies AG | Silicon carbide device with transistor cell and clamp regions in a well region |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54112179A (en) * | 1978-02-23 | 1979-09-01 | Sony Corp | Semiconductor device |
JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
-
1986
- 1986-02-12 JP JP61028449A patent/JPS62186565A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54112179A (en) * | 1978-02-23 | 1979-09-01 | Sony Corp | Semiconductor device |
JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
Cited By (3)
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EP3979330A1 (en) * | 2020-09-30 | 2022-04-06 | Infineon Technologies AG | Silicon carbide device with transistor cell and clamp regions in a well region |
US12057473B2 (en) | 2020-09-30 | 2024-08-06 | Infineon Technologies Ag | Silicon carbide device with transistor cell and clamp regions in a well region |
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