JPS604263A - Ｍｏｓ電界効果半導体装置 - Google Patents
Ｍｏｓ電界効果半導体装置Info
- Publication number
- JPS604263A JPS604263A JP58112012A JP11201283A JPS604263A JP S604263 A JPS604263 A JP S604263A JP 58112012 A JP58112012 A JP 58112012A JP 11201283 A JP11201283 A JP 11201283A JP S604263 A JPS604263 A JP S604263A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- region
- gate
- semiconductor substrate
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ｍ Ｏ８７を界効果半導体装置に関するもの
である。
である。
Ｍｏｓ電界効果半導体装置（以下ＭＯ８−ＦＥＴと記す
）、は、ゲート絶縁膜として極めて簿く（例えば１００
ＯＡ以下）、極めて高い絶縁抵抗（１０９〜１０１０Ω
・Ｃｒｎ）を有する絶縁層を用いている為、静電気等の
高電圧がこのゲート絶縁層」二のゲート電極に印加され
ると側圧劣化やゲート絶縁）漠の絶縁破壊を起こし易い
。
）、は、ゲート絶縁膜として極めて簿く（例えば１００
ＯＡ以下）、極めて高い絶縁抵抗（１０９〜１０１０Ω
・Ｃｒｎ）を有する絶縁層を用いている為、静電気等の
高電圧がこのゲート絶縁層」二のゲート電極に印加され
ると側圧劣化やゲート絶縁）漠の絶縁破壊を起こし易い
。
しかし、一方では、電気的特性の劣化を招く為に容量や
抵抗等の保護素子も１ｑ加し７に＜＜、ＭＯＳ−ＦＥＴ
単体の破壊強度向上が鼠まノ］ている。
抵抗等の保護素子も１ｑ加し７に＜＜、ＭＯＳ−ＦＥＴ
単体の破壊強度向上が鼠まノ］ている。
そこで本発明は、ＭＯＳ−ＦＥＴのパターン形状を改良
し、電気的特性に影’Ｆ’ ｆ：与える事なく、破壊耐
量を向上させる事を目的とする。
し、電気的特性に影’Ｆ’ ｆ：与える事なく、破壊耐
量を向上させる事を目的とする。
本発明によれば、第１の樽′１に型の半導体基板に第２
の導電型のソースおよびドレイン領域を有し、これらソ
ースおよびドレイ／領域の対向する部分の端部は所定の
曲率の円孤状になっているへ４０Ｓ−ＰＥＴを得る。
の導電型のソースおよびドレイン領域を有し、これらソ
ースおよびドレイ／領域の対向する部分の端部は所定の
曲率の円孤状になっているへ４０Ｓ−ＰＥＴを得る。
次に図面を参照し７て本発明をより詳細に説明する０
さて従来より用いられているＰ−ａｈ Ｍ、Ｏ８−ＦＥ
Ｔの平面図を第１図（ａ）に、その断面図を（ｂ）に示
す。
Ｔの平面図を第１図（ａ）に、その断面図を（ｂ）に示
す。
Ｎ型の半導体基板１５上にシリコン酸化膜１４を有し、
内部には、Ｐ型不純物から成るドレイン領域４と同じく
Ｐ型不純物から成るソース領域５と半導体基板１５とオ
ーミックコンタクトを取り出す為に形成された半導体基
板１５と同一導電型すなわちＮ型の高濃度不純物領域６
とを有している。ドレイン領域４とＮ型半導体基板１５
とで接合４′をソース領域５とＮ型半導体基板１５とで
接も５′を形成し７ている。又、ドレイン領域４゜ソー
ス領域５′！、−よびオーミックコンタクト用高濃度不
純物領域６上のシリコン酸化膜４妬けそれぞれ電極を取
り出す為にあけられたコンタクト窓７゜８．９を有して
いる。これらコンタクト窓７を介して、ドレイン領域４
から取り出されたドレイン電極１】と、コンタクト窓８
．９を介してソース領域５および高濃度不純物領域６か
ら取り出されたソース電極と基板用電極を兼ねた電極１
３がシリコン酸化膜４−ヒに延在している。ソース領域
４およびドレイン領域５間の半導体基板上には特に薄い
酸化膜で形成したゲート絶縁膜」０を有し、その上にゲ
ート電極１２を形成している。
内部には、Ｐ型不純物から成るドレイン領域４と同じく
Ｐ型不純物から成るソース領域５と半導体基板１５とオ
ーミックコンタクトを取り出す為に形成された半導体基
板１５と同一導電型すなわちＮ型の高濃度不純物領域６
とを有している。ドレイン領域４とＮ型半導体基板１５
とで接合４′をソース領域５とＮ型半導体基板１５とで
接も５′を形成し７ている。又、ドレイン領域４゜ソー
ス領域５′！、−よびオーミックコンタクト用高濃度不
純物領域６上のシリコン酸化膜４妬けそれぞれ電極を取
り出す為にあけられたコンタクト窓７゜８．９を有して
いる。これらコンタクト窓７を介して、ドレイン領域４
から取り出されたドレイン電極１】と、コンタクト窓８
．９を介してソース領域５および高濃度不純物領域６か
ら取り出されたソース電極と基板用電極を兼ねた電極１
３がシリコン酸化膜４−ヒに延在している。ソース領域
４およびドレイン領域５間の半導体基板上には特に薄い
酸化膜で形成したゲート絶縁膜」０を有し、その上にゲ
ート電極１２を形成している。
さて、ゲート電極１２とドレイン電極１１との間に静屯
気等の高電圧パルスが印加された場合、第２図に示す様
なパターン形状を有する従来のＭＵ８−ＦＢＴでは、ゲ
ート絶縁膜１０の破壊耐危が極めて小さい。これは、第
１にゲート電極１２直下のドレイン領域４と半導体基板
１５とで形成される接合４′の角の部分４″に電界か集
中し、ゲート酸化膜１０が角の１゛＄分４“に対応ｒる
部分１４′で絶縁破壊し、ドレイン礪極１１とゲー）
’ＩＮ、作ｉ、 ２０間でリーク電流を生ずる為である
Ｏ 同様にゲー）Ｋ極１２とソース兼基板電諷１３との間に
静電パルスが印加された場合もゲー）Ｋ極１２直下のソ
ース領域５と半・厚体基板１５とで形成される接合５′
の角の部分５″に電界が集中してゲート酸化膜１０が角
の部分５″に対応する部分１４“で破壊する。
気等の高電圧パルスが印加された場合、第２図に示す様
なパターン形状を有する従来のＭＵ８−ＦＢＴでは、ゲ
ート絶縁膜１０の破壊耐危が極めて小さい。これは、第
１にゲート電極１２直下のドレイン領域４と半導体基板
１５とで形成される接合４′の角の部分４″に電界か集
中し、ゲート酸化膜１０が角の１゛＄分４“に対応ｒる
部分１４′で絶縁破壊し、ドレイン礪極１１とゲー）
’ＩＮ、作ｉ、 ２０間でリーク電流を生ずる為である
Ｏ 同様にゲー）Ｋ極１２とソース兼基板電諷１３との間に
静電パルスが印加された場合もゲー）Ｋ極１２直下のソ
ース領域５と半・厚体基板１５とで形成される接合５′
の角の部分５″に電界が集中してゲート酸化膜１０が角
の部分５″に対応する部分１４“で破壊する。
そこで本発明は、ＭＵ Ｓ −Ｆ 、’ｉ３ Ｔのノ：
ターン形状に改良を施し、電気的特性に影響を与える１
↓なく、破壊強度を向上させるものであり、第２図に平
面図を示す（同、本発明はパターン形状による改良の為
、断面図は、従来ド１１と同じであり省略する）０ここ
で従来例と異なるのは、第１図（ａ）に於いて電界集中
を起こしていた接合４′の角の部分４“あるいは、接合
５′の角の部分５“を円形にした点である。これにより
従来例の様に電界集中して破壊する部分がなくなり、破
壊面１量ｕ１従来のものより、？ｌて倍向上する。〕 本発明の場合は、設計条ｒトで許す限り大きな曲率を持
たぜる事が望ましく、少なくとも２μ以上の半径ｒ持た
せろと耐破淡特性を十分に向上させることができ、更に
製造条件での耐破壊特性のばらつきをも小さく押さえる
事が出来る。
ターン形状に改良を施し、電気的特性に影響を与える１
↓なく、破壊強度を向上させるものであり、第２図に平
面図を示す（同、本発明はパターン形状による改良の為
、断面図は、従来ド１１と同じであり省略する）０ここ
で従来例と異なるのは、第１図（ａ）に於いて電界集中
を起こしていた接合４′の角の部分４“あるいは、接合
５′の角の部分５“を円形にした点である。これにより
従来例の様に電界集中して破壊する部分がなくなり、破
壊面１量ｕ１従来のものより、？ｌて倍向上する。〕 本発明の場合は、設計条ｒトで許す限り大きな曲率を持
たぜる事が望ましく、少なくとも２μ以上の半径ｒ持た
せろと耐破淡特性を十分に向上させることができ、更に
製造条件での耐破壊特性のばらつきをも小さく押さえる
事が出来る。
又、第２図は、本発明をＬ’−ｃｈ ＭＵ８ に実施し
た例であったが、Ｎ−ｃｈＭＯ８や、０−ＭＵ８につい
ても四仔にゲート部直下のドレイン領域及びソース領域
の側面を丸形にする事により、本発明を適用出来る。
た例であったが、Ｎ−ｃｈＭＯ８や、０−ＭＵ８につい
ても四仔にゲート部直下のドレイン領域及びソース領域
の側面を丸形にする事により、本発明を適用出来る。
さらにＭＵ ｒ３− ’［”Ｆｒ ’ｌ”を用いｆｃ集
積回路でソース電極が直接端子に接続されていなかった
り、又は、ドレイン電極が直接外部端子に接続されてい
ない場合などｔよ、第３図又は、第４図に示す様にドレ
イン接合４の側面だけに、又はソース領域５の側面だけ
に本発明を適用して、選択的に丸形にする事も可能であ
る。
積回路でソース電極が直接端子に接続されていなかった
り、又は、ドレイン電極が直接外部端子に接続されてい
ない場合などｔよ、第３図又は、第４図に示す様にドレ
イン接合４の側面だけに、又はソース領域５の側面だけ
に本発明を適用して、選択的に丸形にする事も可能であ
る。
第１図は、Ｐ−ｃｈ ＭＵ８の従来例であり、（ａ）Ｋ
平面図、（ｂ）に断面図を示す。 第２図は、本発明の一実施し・１１によるＰ−ｃｈへｑ
、ｏｓの平面図であり、第３図、第４図は、本発明の他
の実施例によるＰ−ｃ１１ＭＯ８の平面図である０４・
・・・・・ドレイン領域（Ｐ型不純物領域）、４′・・
・・・・ゲート直ドのドレイン接合、４“・・・・・・
ゲート直下のドレイン接合の角の部分、５・・・・・・
ソース領域（Ｐ型不純物領域）、５′・・・・・・ゲー
ト直下のソース接合、５″・・・・・・ゲート直下のソ
ース接合の角の部分、６・・・・・・高濃度Ｎ型不純物
領域、７・・・・・・ドレイン用コンタクト窓、８・・
・・・・ソース用コンタクト窓、９・・・・・・高濃度
Ｎ型不純物用コンタクト窓、１０・・・・・・ゲート絶
縁膜、１１・・・・・・ドレイン電極、１２・・・・・
・ゲート電極、】３・・・・・・ソース兼基板′１に極
、１４・・・・・−シリコン酸化膜、１４′・・・・・
・ドレイン領域上のシリコン酸化膜の破壊箇所、１４“
・・・・・・ソース領域上のシリコン酸化膜の破８１筒
所、１５・・・・・・Ｎ型半導体基板。 代理人 弁理士 内 原 晋
平面図、（ｂ）に断面図を示す。 第２図は、本発明の一実施し・１１によるＰ−ｃｈへｑ
、ｏｓの平面図であり、第３図、第４図は、本発明の他
の実施例によるＰ−ｃ１１ＭＯ８の平面図である０４・
・・・・・ドレイン領域（Ｐ型不純物領域）、４′・・
・・・・ゲート直ドのドレイン接合、４“・・・・・・
ゲート直下のドレイン接合の角の部分、５・・・・・・
ソース領域（Ｐ型不純物領域）、５′・・・・・・ゲー
ト直下のソース接合、５″・・・・・・ゲート直下のソ
ース接合の角の部分、６・・・・・・高濃度Ｎ型不純物
領域、７・・・・・・ドレイン用コンタクト窓、８・・
・・・・ソース用コンタクト窓、９・・・・・・高濃度
Ｎ型不純物用コンタクト窓、１０・・・・・・ゲート絶
縁膜、１１・・・・・・ドレイン電極、１２・・・・・
・ゲート電極、】３・・・・・・ソース兼基板′１に極
、１４・・・・・−シリコン酸化膜、１４′・・・・・
・ドレイン領域上のシリコン酸化膜の破壊箇所、１４“
・・・・・・ソース領域上のシリコン酸化膜の破８１筒
所、１５・・・・・・Ｎ型半導体基板。 代理人 弁理士 内 原 晋
Claims (1)
- 第１ ｊｉｍ型の半導体基板に第２導屯型のソース領域
とドレイン領域と、前記ソース領域とドレイン領域間の
前記半導体基板上に形成されたゲート絶縁膜と、該ゲー
ト絶縁ｊ？、７％上に設けられたゲート電極とを有する
ＭＯ８電界効果半導体装霞装置いて、前記ゲート絶縁膜
直下の前記ソース領域とドレイン領域の各々の互いに向
い合う側面の両端部に所望の曲率を持たせた事を？ｆ徴
とするＭＯ８電界効果半導体装ｊへ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112012A JPS604263A (ja) | 1983-06-22 | 1983-06-22 | Ｍｏｓ電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112012A JPS604263A (ja) | 1983-06-22 | 1983-06-22 | Ｍｏｓ電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604263A true JPS604263A (ja) | 1985-01-10 |
Family
ID=14575755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112012A Pending JPS604263A (ja) | 1983-06-22 | 1983-06-22 | Ｍｏｓ電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604263A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2617642A1 (fr) * | 1987-06-30 | 1989-01-06 | Thomson Semiconducteurs | Transistor a effet de champ |
| JPH02121118A (ja) * | 1988-10-28 | 1990-05-09 | Kobe Steel Ltd | 磁気ディスク用Ａｌ合金鏡面基板の製造方法 |
| JPH02216870A (ja) * | 1989-02-16 | 1990-08-29 | Mitsubishi Electric Corp | 薄膜トランジスタ |
-
1983
- 1983-06-22 JP JP58112012A patent/JPS604263A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2617642A1 (fr) * | 1987-06-30 | 1989-01-06 | Thomson Semiconducteurs | Transistor a effet de champ |
| JPH02121118A (ja) * | 1988-10-28 | 1990-05-09 | Kobe Steel Ltd | 磁気ディスク用Ａｌ合金鏡面基板の製造方法 |
| JPH02216870A (ja) * | 1989-02-16 | 1990-08-29 | Mitsubishi Electric Corp | 薄膜トランジスタ |
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