JP3232763B2

JP3232763B2 - 半導体装置、およびその駆動方法

Info

Publication number: JP3232763B2
Application number: JP8900093A
Authority: JP
Inventors: 直樹熊谷; 勝典上野
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1992-04-17
Filing date: 1993-04-16
Publication date: 2001-11-26
Anticipated expiration: 2016-11-26
Also published as: JPH0677506A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力変換機器などに用
いられるダイオードの構成に関し、特に、高耐圧に適用
可能なダイオードの構成に関するものである。

【０００２】

【従来の技術】電力変換機器に用いられるダイオードに
対しては、低オン電圧と高速性とが要求される。低耐圧
分野においては、ショットキーダイオードがこの特性を
備えているため、一般に使用されている。しかし、高耐
圧用に設計されたショットキーダイオードでは、オン電
圧が大幅に増加し、また、もれ電流に起因する損失が増
大することから一般にｐｉｎ型のダイオードが使用され
ることが多い。このｐｉｎ型のダイオードは、いわゆる
伝導度変調層を備えているため、高耐圧用に設計された
素子においてもオン電圧を低下することができる。しか
し、逆回復時に伝導度変調層内の過剰キャリアにより大
きな逆回復電流が流れる。図８に、ｐｉｎ型のダイオー
ドにおける逆回復時の電流の変化を示してある。時刻ｔ
１０において、順方向の電流を減少させると、電流の減
少と共に電圧は減少する。そして、逆方向電圧が印加さ
れると、伝導度変調層内に注入されたキャリアが掃き出
され、大きな逆回復電流が流れる。従って、ｐｉｎ型の
ダイオードを用いて高速のスイッチングを行うと、スイ
ッチング損失が増大するという問題がある。

【０００３】ｐｉｎ型のダイオードにおいて、逆回復電
流を低減するには、ライフタイムキラーを導入して、逆
回復時に過剰キャリアを急速に再結合すれば良い。しか
しながら、ライフタイムキラーを導入すると、キャリア
の再結合を促進することからｐｉｎ型のダイオードがオ
ンの状態下であっても、再結合によりキャリアが減少
し、オン電圧が上昇するという問題がある。このよう
に、ｐｉｎ型のダイオードにおいては、オン電圧の低減
と、スイッチング損失はトレードオフの関係にある。

【０００４】これに対し、図９に示すような構造の、シ
ョットキーダイオードにおいて問題となるもれ電流の増
加を抑制するダイオードも提唱されている。このダイオ
ードは、ｎ⁺型の半導体基板１の上に、ｎ^-型の半導体
層２を形成し、その表面に離散的にｐ⁺型のアノード層
３を形成したものである。そして、ｎ⁺型の半導体基板
１にカソード電極９を接続し、ｎ^-型の半導体層２から
ｐ⁺型のアノード層３に亘ってアノード電極８を接続し
てある。このアノード電極８は、ｎ^-型の半導体層２と
は、ショットキー接合となり、ｐ⁺型のアノード層３と
はオーミック接続となるように選択されている。従っ
て、アノード電極８およびカソード電極９に逆方向の電
圧が印加されると、ショットキー接合およびｐｎ接合に
よりアノード電極８およびカソード電極９は電気的に分
離される。そして、アノード層３からそれぞれ広がった
空乏層１１が、ｎ^-型の半導体層２の表面においてピン
チオフするように各アノード層３の間隔が決定されてい
る。従って、ｎ^-型の半導体層２にアノード電極８が接
続された領域は、空乏層１１が広がり、逆回復電圧が印
加された状態においての、ショットキー接合からのもれ
電流が抑制される。このように、このダイオードにおい
ては、ショットキーダイオードの高速性を有し、もれ電
流の少ないダイオードである。しかし、この素子は、ｎ
^-型の半導体層２が伝導度変調状態にならないため、高
耐圧用に設計された素子においてはオン電圧が上昇して
しまい、低オン電圧を実現することができない。

【０００５】このようなダイオードにおいてオン電圧を
低減するために、図１０に示すような構造のダイオード
が提唱されている。このダイオードは、図９に示したダ
イオードと基本的な構造は同じであり、アノード層３の
幅を広くしたものである。このような素子は、ｓｐｉｎ
ダイオードなどと呼ばれており、電流の少ない領域では
ショットキーダイオードの高速性を有し、電流の大きな
領域では、伝導度変調を生じ、ｐｉｎ型ダイオードに近
い動作を行うものである。すなわち、順方向の電圧が印
加され、大きな電流がｎ^-型の半導体層２とアノード電
極８との接続部からカソード電極９に流れる場合に、ｐ
⁺型のアノード層３の直下を横に流れる電子電流の成分
により電圧降下が発生する。このダイオードにおいて
は、アノード層３の幅が広いため、ｐ⁺型のアノード層
３とｎ^-型の半導体層２との接合が順方向にバイアスさ
れる。従って、ｐ⁺型のアノード層３から正孔がｎ^-型
の半導体層２に注入され、伝導度変調状態となる。

【０００６】

【発明が解決しようとする課題】このように、図１０に
示すダイオードにおいては、ｎ^-型の半導体層２が伝導
度変調するため、オン電圧が低下できる。しかし、ｐｉ
ｎ型のダイオードほど注入効率が良くなく、伝導度変調
が大きくないため、オン電圧の低下は少ない。しかし、
伝導度変調が大きくないことから過剰キャリアの量は少
なく、比較的高速に回復できる。従って、特性的には、
ショットキーダイオードと、ｐｉｎ型ダイオードの中間
的な振る舞いを行う。そして、アノード層３の幅を長く
するほどｐｉｎ型ダイオードに近い特性を示す。しかし
ながら、ショットキーダイオードとｐｉｎ型ダイオード
の優れた特性を持った、すなわち、低オン電圧と高速性
とを合わせ持ったダイオードを実現することはできな
い。

【０００７】もちろん、これらのダイオードにライフタ
イムキラーを導入し、高速化を図ることは可能である
が、先に説明したように、オン電圧とスイッチング損失
とはトレードオフの関係にあるため、低オン電圧、低ス
イッチング損失を実現することはできない。

【０００８】そこで、本発明においては上記の問題点に
鑑みて、低オン電圧と、低スイッチング損失を同時に実
現可能なダイオード素子を実現することを目的としてい
る。

【０００９】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、分離された拡散層であるフロ
ーティング状態となった拡散層を用いて、低オン電圧と
低スイッチング損失がそれぞれ実現可能な状態に切り換
え可能としている。本発明に係る第２導電型で低濃度の
伝導度変調領域の表面に、カソード電極が接続された第
２導電型で高濃度のカソード領域と電気的に対峙して、
伝導度変調領域とショットキー接合領域においてショッ
トキー接合されたアノード電極と、このアノード電極が
オーミック接続される第１導電型のアノード層を少なく
とも１つ具備するアノード領域とを有する半導体装置に
おいては、アノード電極とＭＩＳＦＥＴ部を介して接続
された第１導電型のフローティング領域を有することを
特徴としている。

【００１０】アノード領域としては、ショットキー接合
領域を挟んで隣接した２以上のアノード層を備え、ま
た、ＭＩＳＦＥＴ部は、アノード層の少なくともいずれ
かと、フローティング領域とを伝導度変調領域にゲート
酸化膜を介して設置されたゲート電極により制御する第
１導電型のＭＩＳＦＥＴとすることが望ましく、ゲート
酸化膜の下方の伝導度変調領域表面に、第１導電型のデ
ィプレッション領域を形成することも制御電圧範囲を変
更する上で有効である。

【００１１】また、ＭＩＳＦＥＴ部を、アノード領域の
近傍の伝導度変調領域の表面に形成された第１導電型の
ウェル領域内に構成された第２導電型のＭＩＳＦＥＴと
することも可能であり、この場合は、アノード電極をウ
ェル領域にオーミック接続することが有効である。

【００１２】また、ＭＩＳＦＥＴ部は、アノード領域の
近傍の伝導度変調領域の表面に形成された第１導電型の
ウェル領域内に構成された第２導電型のＭＩＳＦＥＴと
する場合において、フローティング領域と接続する接続
電極をウェル領域とオーミック接続することも有効であ
る。この際は、アノード領域は、ショットキー接合領域
を挟んで隣接した２以上のアノード層を備えていること
が望ましく、フローティング領域とウェル領域とを接し
て形成することも可能である。

【００１３】一方、同等の構成で、アノード電極は、シ
ョットキー接合せず、第２導電型のＭＩＳＦＥＴに接続
されたフローティング領域周辺に、このＭＩＳＦＥＴと
フローティング領域とを接続する接続電極が伝導度変調
領域とショットキー接合したショットキー接合領域を形
成することも有効である。

【００１４】そして、このような第２導電型で低濃度の
伝導度変調領域の表面に、カソード電極が接続された第
２導電型で高濃度のカソード領域と電気的に対峙して、
伝導度変調領域とショットキー接合領域においてショッ
トキー接合されたアノード電極と、このアノード電極が
オーミック接続される第１導電型のアノード領域と、ア
ノード電極とＭＩＳＦＥＴ部を介して接続された第１導
電型のフローティング領域とを有する半導体装置は、Ｍ
ＩＳＦＥＴ部に導通電圧を印加しながらカソード電極と
アノード電極に順方向電圧を印加する順方向導通工程
と、ＭＩＳＦＥＴ部に遮断電圧を印加した後、カソード
電極とアノード電極に逆方向電圧を印加する逆回復工程
とを有することを特徴とする半導体装置の駆動方法によ
り駆動することができる。

【００１５】

【作用】上記ような構成の半導体装置は、カソード電極
と、アノード電極に順方向電圧が印加されたオン状態に
おいて、ＭＩＳＦＥＴ部に導通電圧を印加すると、アノ
ード電極とフローティング領域とが導通する。このた
め、伝導度変調領域においてアノード電極からカソード
領域に向かって流れる電流による降下電圧値と、フロー
ティング領域との間にｐｎ接合を十分に順方向バイアス
する電圧差が生ずる。従って、アノード電極からフロー
ティング領域を介して伝導度変調領域に対し、多くの少
数キャリアが注入され、伝導度変調状態となる。このた
め、この半導体装置のオン抵抗は減少する。

【００１６】一方、この半導体装置に逆方向電圧を印加
する直前に、ＭＩＳＦＥＴ部に遮断電圧を印加すると、
アノード電極からフローティング領域への多数キャリア
の補給が無くなり、フローティング領域から伝導度変調
領域への少数キャリアの注入が停止する。その結果、伝
導度変調領域内のキャリア密度は減少する。この状態
で、逆方向電圧が印加されると、キャリアの掃き出しに
よる逆回復電流は抑制され、スイッチング損失が低下す
る。

【００１７】フローティング領域とアノード領域とに亘
ってゲート電極を配置することにより、ＭＩＳＦＥＴ部
を伝導度変調領域を用いて構成することが可能である。
そして、ショットキー接合領域を２以上のアノード層で
挟む場合は、逆方向電圧が印加された際に、これらのア
ノード層から空乏層が延びて、ピンチオフの状態となる
ので、ショットキー接合を介して大きなもれ電流が流れ
ることもない。

【００１８】また、ゲート電極直下の伝導度変調層にデ
ィプレッション領域を形成することにより、ＭＩＳＦＥ
Ｔ部を零、またはそれと異なる電圧で制御することがで
きるため、正負両極の電圧を用意する必要がなく、装置
の制御が容易となる。

【００１９】また、伝導度変調領域に第１導電型のウェ
ル領域を形成して、その中に第２導電型のＭＩＳＦＥＴ
を構成することも可能である。この第２導電型のＭＩＳ
ＦＥＴに接続されたフローディング領域により、上記と
同様に伝導度変調領域の制御を行なうことが可能であ
る。さらに、このウェル領域にアノード電極を接続させ
ることにより、ショットキー接合領域をピンチオフする
ことができ、もれ電流の削減を図ることも可能となる。

【００２０】ウェル領域に、ＭＩＳＦＥＴからフローテ
ィング領域に接続する接続電極を接続することも可能で
あり、伝導度変調領域の比抵抗を高くすることができる
ので、逆方向電圧が印加される際のもれ電流を抑制する
ことが可能である。この場合、２以上のアノード層でシ
ョットキー接合領域を挟むことによりアノード層からの
ピンチオフによるもれ電流の抑制効果を期待することが
できる。さらに、フローティング領域と、ウェル領域を
接しさせても、フローティング領域による伝導度変調領
域の制御が可能となる。

【００２１】また、アノード電極ではなく、フローティ
ング領域をＭＩＳＦＥＴを接続する接続電極に、ショッ
トキー接合領域を形成しても、上記と同様に、フローテ
ィング領域により伝導度変調領域を制御して、高耐圧下
でも、低オン抵抗の半導体装置とすることが可能であ
る。

【００２２】このように、本発明に係る半導体装置は、
高耐圧下においても、低オン抵抗で同時に低スイッチン
グ損失であり、さらに、もれ電流も少ない半導体装置を
実現することができる。

【００２３】

【実施例】以下に図面を参照して本発明の実施例を説明
する。

【００２４】〔実施例１〕図１に本発明の実施例１に係
る半導体装置の構成を示してある。この半導体装置は、
従来のダイオードと同様に、カソード電極９が接続され
たｎ⁺型の半導体基板１の上に、ｎ^-型の伝導度変調層
２が形成されており、その表面に離散的にｐ⁺型のアノ
ード層３が形成されている。そして、ｎ^-型の半導体層
２からｐ⁺型のアノード層３に亘ってアノード電極８を
接続してあり、このアノード電極８は、ｎ^-型の伝導度
変調層２とは、ショットキー接合となり、ｐ⁺型のアノ
ード層３とはオーミック接続となるように選択されてい
る。そして、このアノード電極８は、所定の距離をおい
て形成されたアノード層３の間の伝導度変調層２の表面
を短絡するように設置されている。

【００２５】本装置において着目すべき点は、これらの
アノード層３の間に、アノード電極８と層間絶縁膜７に
より分離された伝導度変調層２の表面が確保されている
ことである。そして、この伝導度変調層２の表面に、ｐ
⁺型のドレイン層４が、アノード層３と分離して形成さ
れている。このドレイン層４の端部からアノード層３の
端部には、ゲート絶縁膜を介してゲート電極６が設置さ
れており、これらアノード層３、ドレイン層４、ゲート
電極６によりｐチャネル型のＭＯＳＦＥＴ２０が構成さ
れている。従って、ドレイン層４は、フローティング状
態であり、ＭＯＳＦＥＴ２０により制御されるフローテ
ィング層として機能する。

【００２６】本装置におけるアノード層３、および伝導
度変調層２の不純物濃度は、アノード層３の下部Ｌ１に
おいては、本装置が用いられる電流密度領域では、アノ
ード層からの正孔の注入が無視できるような比抵抗とな
る濃度に設定されている。そして、ドレイン層４および
伝導度変調層２の不純物濃度、ドレイン層４の幅は、ア
ノード層３からドレイン層４の中央にかけた領域Ｌ２に
おける横方向の電子電流により、ドレイン層４と伝導度
変調層２のｐｎ接合が十分に順方向バイアス可能なよう
に設定されている。従って、アノード電極８およびカソ
ード電極９に順方向電圧が印加され、ＭＯＳＦＦＥＴ２
０が導通状態にあると、ドレイン層４と伝導度変調層２
とのｐｎ接合は順バイアスされ、アノード層３を介して
ドレイン層４から伝導度変調層２へ少数キャリアである
正孔が十分に注入される。

【００２７】図２に示した電流電圧曲線に基づき、本例
の装置に順方向電圧、および逆方向電圧が印加された場
合を詳しく説明する。先ず、アノード電極８を正に、カ
ソード電極９を負に電圧を印加し、ゲート電極６に印加
されるゲート電位をアノード電極８に対し負にバイアス
する。これにより、ゲート電極６直下のｎ^-型の伝導度
変調層２の表面には、ｐ型反転層が形成される。従っ
て、ＭＯＳＦＥＴ２０は導通し、ドレイン層４はアノー
ド層３と同電位となる。また、アノード電極８から伝導
変調層２の内部を流れる電流の内、アノード層３からド
レイン層４にかかる領域Ｌ２を流れる横方向電流によ
り、ドレイン層４直下の伝導度変調層２の電位が、アノ
ード層３とほぼ同電位であるドレイン層４の電位より低
下する。そして、この電位差が、ドレイン層４と伝導度
変調層２のえんそう電圧以上の電位差となると、ドレイ
ン層４から伝導度変調層２へ正孔が注入される。従っ
て、伝導度変調層２は伝導度変調状態となり、オン抵抗
が減少する。

【００２８】一方、本装置を逆回復させる場合は、先ず
時刻ｔ０にゲート電位をアノード電極８に対し正、また
は同電位とする。これにより、ＭＯＳＦＥＴ２０がオフ
となるので、ドレイン層４はアノード層３と分離され
る。従って、ドレイン層４直下において伝導度変調層２
と電位差が生じ、ドレイン層４から正孔が伝導度変調層
２に注入されると、アノード層３からの正孔の補給がな
いため、ドレイン層４の電位は低下する。そして、ドレ
イン層４の電位は、その直下の伝導度変調層２と同じと
なるので、これ以上の正孔の注入は発生しない。従っ
て、伝導度変調層２内の過剰キャリアは減少する。この
状態で、時刻ｔ１から例えば本装置に逆方向の電圧を印
加して、本装置に流れる電流を減少させると電圧が減少
する。そして、時刻ｔ２に電圧が反転すると同時に逆回
復電流が流れる。しかし、本例の装置においては、すで
に伝導度変調層２内の過剰キャリアの密度は減少状態に
あるので、掃き出されるキャリアの量は少なく、逆回復
電流も非常に少ない。

【００２９】さらに、この逆方向の電位が印加される
と、従来の装置と同様に、アノード層３から、アノード
電極８が伝導度変調層２へショットキー接合している領
域に向けて空乏層１１が延びてピンチオフとなる。従っ
て、この接合を介して大きなもれ電流が流れることはな
い。このように、本装置においてはショットキー型のダ
イオードの欠点であるもれ電流を防止し、ショットキー
型のダイオードの高速性も活かすこともできる。

【００３０】なお、逆方向の電圧が印加される時刻ｔ２
に対し、先行する時刻ｔ０のタイミングは、伝導度変調
層２の内部でのキャリアのライフタイム、正孔が注入さ
れた状態での伝導度変調の大きさなどから最適なタイミ
ングに設定する必要がある。

【００３１】すなわち、余り早くＭＯＳＦＥＴ２０をオ
フすると、キャリア密度が減少して逆回復電流は小さく
なるがオン抵抗が上昇してしまう。一方、時刻ｔ０と時
刻ｔ２との時間差が余りないと、過剰キャリアの減少が
間に合わず、逆回復電流が余り減少せず、スイッチング
損失を抑制することができなくなる。

【００３２】このように、本例の装置においては、順方
向電圧が印加されている状態においては、ドレイン層４
から正孔が注入されて伝導度変調状態となり、オン抵抗
を低下させることができる。そして、逆回復の直前にド
レイン層４をアノード層３から分離することで、正孔の
注入を抑制し、過剰キャリアの減少を図ってから逆方向
電圧を印加することにより、逆回復電流を減少すること
ができる。従って、本装置により、低オン抵抗で、同時
に、スイッチング損失の少ないダイオード素子を実現す
ることができる。

【００３３】〔実施例２〕図３に、本発明の実施例２に
係る半導体装置の構造を示してある。本例の装置の構成
は、実施例１に示した装置と殆ど同じであり、共通する
部分は同じ符号を付して説明を省略する。本例の装置に
おいて着目すべき点は、ＭＯＳＦＥＴ２０のチャネルを
構成する伝導度変調層２の表面、すなわち、ゲート電極
６直下の伝導度変調層２の表面にｐ領域１０が形成され
ていることである。このため、本装置のＭＯＳＦＥＴ２
０は、ディプレッション型となっており、ゲート電圧が
アノード電極８に対し、零バイアス状態でＭＯＳＦＥＴ
２０が導通する。従って、本装置に順方向電圧が印加さ
れた状態で、低オン抵抗を実現するためには、ＭＯＳＦ
ＥＴ２０のゲート電極６をアノード電極８に対し零バイ
アスとすれば良く、負の電位をゲート電極６に印加する
必要はない。本装置に逆方向電圧を印加する場合は、ゲ
ート電極６にアノード電極８に対し正の電位を印加し、
ＭＯＳＦＥＴ２０をオフ状態として過剰キャリアの減少
を図れば良い。このように、本例の装置においては、ゲ
ート電極６を制御するために、アノード電極８に対し正
の電位を用意すれば良く、本装置を制御する機構の簡易
化を図ることができる。

【００３４】なお、上述したゲート電極を制御する電位
とアノード電極８との関係を除き、本例の装置の動作
は、実施例１の装置と全く同じであるので、動作に対す
る説明は省略する。

【００３５】〔実施例３〕図４に本発明の実施例３に係
る半導体装置の構成を示してある。この半導体装置は、
実施例１と同様に、カソード端子２１に繋がるカソード
電極９が接続されたｎ⁺型の半導体基板１の上に、ｎ^-
型の伝導度変調層２が形成されており、その表面にｐ⁺
型のアノード層３が形成されている。さらに、このアノ
ード層３の両側に、アノード層３から若干離れてｐ型の
ウェル２２が形成されており、このウェル２２の内部
に、ｎ⁺型のソース層２３およびドレイン層２４が形成
されている。さらに、ソース層２３からドレイン層２４
に亘ってゲート酸化膜５を介して、ゲート端子２８に繋
がるゲート電極６が設置され、ｎチャンネル型のＭＯＳ
ＦＥＴ２５が構成されている。また、ウェル２２内に、
ｐ⁺型のコンタクト層２６が用意されている。さらに、
このウェル２２から若干離れた伝導度変調層２の上に、
ウェル２２と分離されたｐ⁺型のフローティング層２７
が形成されている。

【００３６】アノード端子３１に繋がるアノード電極８
は、アノード層３から隣合うウェル２２、ウェル２２内
に形成されたコンタクト層２６およびソース層２３に接
続されており、ゲート電極６とは層間絶縁膜７により分
離されている。アノード電極８は、アノード層３とオー
ミック接続し、アノード層３とウェル２２の間の伝導度
変調層２とはショットキー接合し、ショットキー接合領
域３２を形成している。また、アノード電極８は、ショ
ットキー接合領域３２を形成するために、Ｍｏ、Ｔｉ、
Ｃｒ等の通常のショットキーダイオードに使用される材
料で形成されている。さらに、アノード層３、ソース層
２３、コンタクト層２６は、このアノード電極８とオー
ミック接続するために、十分高い不純物濃度を持つよう
に形成されている。なお、コンタクト層２６において
は、ウェル２２の不純物濃度が十分に高い場合は必ずし
も必要とされる層ではない。

【００３７】ソース層２３とＭＯＳＦＥＴ２５により接
続されるドレイン層２４は、接続電極３３によりフロー
ティング層２７と接続されている。なお、ドレイン層２
４とフローティング層２７との間においては、ウェル２
２および伝導度変調層２と、接続電極３３とは絶縁層３
４により分離されている。

【００３８】このような半導体装置において、ゲート端
子２８にゲート閾値以上の電圧を印加し、ＭＯＳＦＥＴ
２５を導通させると、フローティング層２７は、アノー
ド電極８と接続され、アノード電極８と同電位となる。
この状態で、アノード端子３１にカソード端子２１に対
して正となる電位を印加すると、ショットキー接合領域
３２のショットキー接合は順バイアスされ、電子電流Ｉ
ｅが流れる。この電子電流Ｉｅの横方向成分４１に着目
すると、フローティング層２７直下においては、ソース
層３からウェル２２の下を介してフローティング層２７
に至る伝導度変調層２の抵抗成分Ｒ１による電圧降下が
発生することとなる。この電圧降下によりフローティン
グ層２７と伝導度変調層２との間の接合が順方向にバイ
アスされると、ｐ⁺型であるフローティング層２７から
ｎ^-型である伝導度変調層２に、伝導度変調層２に対し
て少数キャリアである正孔が注入される。従って、実施
例１と同様に、伝導度変調層２は伝導度変調状態とな
り、オン抵抗が減少する。

【００３９】一方、本装置を逆回復させる場合は、実施
例１と同様に、ゲート端子２８に印加される電圧をゲー
ト閾値以下とし、ＭＯＳＦＥＴ２５をオフ状態とする。
これにより、フローティング層２７はアノード電極８と
分離され、フローティング状態となり、アノード電極８
からフローティング層２７を介しての正孔の注入が停止
する。さらに、ｐ型であるウェル２２からの正孔の注入
を考慮すると、ウェル２２の横方向の幅を小さくして、
ウェル２２直下に至る伝導度変調層２の抵抗成分Ｒ２を
小さくし、電圧降下を少なくすることが望ましい。電子
電流Ｉｅによるウェル２２直下の伝導度変調層２の電圧
降下とショットキー障壁電圧との和が、ウェル２２と伝
導度変調層２との接合電圧より低くすることにより、ウ
ェル２２からの正孔の注入を防止することができる。従
って、正孔の注入は、フローティング層２７をフローテ
ィング状態とすることで制御することができ、フローテ
ィング状態においてはユニポーラ動作させることが可能
となる。

【００４０】このような状態の半導体装置に、カソード
端子２１に対してアノード端子３１に負となる電圧を印
加した場合は、アノード層３がｐｎ接合分離される。さ
らに、アノード電極８が接続されたウェル２２からショ
ットキー接合領域３２に向かって空乏層が延びるため、
ショットキー接合領域３２の電流経路はピンチオフさ
れ、もれ電流を低下でき、高い耐圧を維持することが可
能となる。

【００４１】なお、本例における電圧電流の変化は、実
施例１において説明した半導体装置と同様につき詳しい
説明は省略する。また、実施例２と同様に、ＭＯＳＦＥ
Ｔ２５のチャンネルを形成するウェル２２の表面に不純
物をドープしてディプレッション型とし、ＭＯＳＦＥＴ
２５の制御電圧範囲を調整することも勿論可能である。
また、逆電流状態におけるピンチオフの効果を高めるた
めには、アノード層３とウェル２２との距離を短くする
ことが望ましい。その場合、アノード層３の数量を増加
させるなどによりショットキー接合領域の単位当たりの
面積を大きくすることにより電流の集中によるアノード
層からの少数キャリアの注入を防止することができる。

【００４２】〔実施例４〕図５に本発明の実施例４に係
る半導体装置の構成を示してある。この半導体装置は、
実施例３と同様に、ｐ型のウェル２２の内部に構成され
たＭＯＳＦＥＴ２５を用いてフローティング層２７を制
御する半導体装置であり、共通する構成については同じ
符号を付して説明を省略する。本例の半導体装置におい
て着目すべき点は、ウェル２２に構成されたソース層２
３およびドレイン層２４の位置が入れ代わっており、ソ
ース層２３から接続電極３３がコンタクト層２６に接し
てフローティング層２７に接続していることである。

【００４３】従って、本例の半導体装置においては、順
方向電圧が印加されている場合は、実施例３と同様にＭ
ＯＳＦＥＴ２５を導通させることにより、フローティン
グ層２７から正孔が伝導度変調層２に注入され、低オン
抵抗とすることができる。一方、逆電圧が印加される場
合は、ＭＯＳＦＥＴ２５をオフすることにより、正孔の
注入を停止させることができる。さらに、本例の装置に
おいては、ウェル２２がフローティング層２７と同電位
となり、ＭＯＳＦＥＴ２５をオフすることによりフロー
ティング状態となることから伝導度変調層２の比抵抗を
高くすることができる。このため、ＭＯＳＦＥＴ２５を
オフした場合であっても、ウェル２２からの正孔の注入
は起こらず、ウェル２２の長さを大きくとることができ
るため、製造が容易となる。

【００４４】なお、本例の装置においては、逆電圧が印
加された状態で、ドレイン層２４、ウェル２２および伝
導度変調層２から構成されるｎｐｎトランジスタが動作
する可能性があることからウェル２２の不純物濃度を十
分に高く設定するなどの考慮をすることが望ましい。

【００４５】〔実施例５〕図６に本発明の実施例５に係
る半導体装置の構成を示してある。この半導体装置も、
実施例３と同様に、ｐ型のウェル２２の内部に構成され
たＭＯＳＦＥＴ２５を用いてフローティング層２７を制
御する半導体装置であり、共通する構成については同じ
符号を付して説明を省略する。そして、本例の半導体装
置も実施例４と同様に、ウェル２２に構成されたソース
層２３およびドレイン層２４の位置が入れ代わってお
り、ソース層２３から接続電極３３がコンタクト層２６
に接してフローティング層２７に接続している。

【００４６】本例の装置において着目すべき点は、フロ
ーティング層２７がウェル２２のコンタクト層も兼ねて
いることである。さらに、２つのアノード層３ａ、ｂが
ショットキー接合領域３２の両側に形成されていること
である。本例の装置のように、フローティング層２７
は、必ずしもウェル２２と分離して形成されている必要
はなく、ＭＯＳＦＥＴ２５により制御されるｐ⁺層が形
成されていれば、そのｐ ⁺層から正孔の注入を制御する
ことができる。また、本例のようにウェル２２と連続し
て形成することにより、接続電極３３を半導体装置の表
面上に設置することができる。すなわち、実施例４にお
いては、伝導度変調層２と接続電極３３とを分離するた
めに、絶縁層３４を用いていたが、本例の装置において
は、伝導度変調層２と接続電極３３とが接することがな
いので、絶縁層３４を省くことが可能となる。

【００４７】また、本例の装置においては、ショットキ
ー接合領域３２の両側にアノード層３ａおよび３ｂを形
成してある。従って、実施例３において説明したよう
に、逆電圧が印加された際は、アノード層３ａおよび３
ｂからショトッキー接合領域３２に空乏層が広がり、電
流経路をピンチオフすることができるため、もれ電流を
防止することが可能となる。

【００４８】〔実施例６〕図７に本発明の実施例６に係
る半導体装置の構成を示してある。この半導体装置も、
実施例３と同様に、ｐ型のウェル２２の内部に構成され
たＭＯＳＦＥＴ２５を用いてフローティング層２７を制
御する半導体装置であり、共通する構成については同じ
符号を付して説明を省略する。本例の装置においては、
実施例３等と異なり、アノード層３の回りにショットキ
ー接合領域が形成されているのではなく、フローティン
グ層２７の回りにショットキー接合領域が形成されてい
る。

【００４９】すなわち、本例の装置においては、アノー
ド電極８に接続されたアノード層３がウェル２２のコン
タクト層を兼ねている。さらに、アノード電極８は、ソ
ース層２３に接続され、ＭＯＳＦＥＴ２５を介してドレ
イン層２４に接続されている。

【００５０】ドレイン層２４からは接続電極３３が絶縁
層３４の上に形成され、フローティングとなっているフ
ローティング層２７に接続されている。さらに、接続電
極３３は、フローティング層２７の周囲にて伝導度変調
層２とショットキー接合し、ショットキー接合領域３２
が形成されている。

【００５１】このような半導体装置において、アノード
電極８とショットキー接合領域３２がＭＯＳＦＥＴ２５
により分離することができるため、次のような制御が可
能となる。まず、ＭＯＳＦＥＴ２５のゲート端子２８に
ゲート閾値以下の電圧を印加すると、アノード端子３１
がショットキー接合領域３２から分離され、完全なｐｉ
ｎダイオードとして動作する。従って、アノード層３お
よびウェル２２から正孔の注入が発生し、低オン抵抗と
なる。次に、ゲート端子２８にゲート閾値以上となる電
圧を印加すると、電子電流がショットキー接合領域を通
って流れるため、アノード層３およびウェル２２からの
正孔の注入が停止する。従って、オフ時の逆回復電流を
抑制することが可能となり、スイッチング損失を軽減す
ることが可能となる。なお、ウェル２２からの正孔の注
入を制限するために、横方向の長さを短くし、伝導度変
調層２における比抵抗を使用する電流密度に対して十分
小さくすることが望ましいことは勿論である。

【００５２】なお、上記実施例においては、半導体基板
等に対し、カソード電極とアノード電極が表面、裏面の
関係で形成されたいわゆる縦型の半導体装置に基づき説
明しているが、カソード電極とアノード電極が半導体基
板等の同じ面に形成された、いわゆる横型の半導体装置
でも良いことは勿論である。

【００５３】

【発明の効果】以上において説明したように、本発明に
係る半導体装置においては、正孔を効率良く注入し、Ｍ
ＯＳＦＥＴ部で制御可能なフローティング領域を導入す
ることにより、順方向電圧下においては伝導度変調を高
く保持し、低オン抵抗化を図ることができる。そして、
逆電圧が印加される場合は、逆電圧が印加されるタイミ
ングに先んじて、フローティング領域を制御し、正孔の
注入を停止させることが可能であることから、伝導度変
調層内の過剰キャリアを少なくでき、逆回復電流を抑制
することが可能となる。

【００５４】このように、本発明に係る半導体装置は、
低オン抵抗であり、そして、逆回復電流が少ないことか
ら、スイッチング損失を大幅に削減することが可能であ
る。

【００５５】さらに、逆回復時の電流が少ないので、逆
回復電流の−ｄｉ／ｄｔと浮遊インダクタンスとにより
生ずる電圧の跳ね上がり現象も低減可能である。このた
め、この跳ね上がり現象に起因する他の素子の誤動作
や、ノイズ発生をも減少させることが可能であり、信頼
性の高い半導体装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施例１に係る半導体装置の構成を示
す断面図である。

【図２】図１に示す半導体装置の電流電圧特性を示すグ
ラフ図である。

【図３】本発明の実施例２に係る半導体装置の構成を示
す断面図である。

【図４】本発明の実施例３に係る半導体装置の構成を示
す断面図である。

【図５】本発明の実施例４に係る半導体装置の構成を示
す断面図である。

【図６】本発明の実施例５に係る半導体装置の構成を示
す断面図である。

【図７】本発明の実施例６に係る半導体装置の構成を示
す断面図である。

【図８】従来のｐｉｎダイオードの電流電圧特性を示す
グラフ図である。

【図９】従来のショットキー型のダイオードの改良型の
ダイオードの構成を示す断面図である。

【図１０】従来のｓｐｉｎダイオードの構成を示す断面
図である。

【符号の説明】

１・・・ｎ⁺型の半導体基板２・・・ｎ^-型の伝導度変調層３・・・ｐ⁺型のアノード層４・・・ｐ⁺型のドレイン層５・・・ゲート酸化膜６・・・ゲート電極７・・・層間絶縁膜８・・・アノード電極９・・・カソード電極１０・・・ｐ領域１１・・・空乏層２０・・・ｐチャネル型ＭＯＳＦＥＴ２１・・・カソード端子２２・・・ｐ型のウェル２３・・・ｎ⁺型のソース層２４・・・ｎ⁺型のドレイン層２５・・・ｎチャンネル型ＭＯＳＦＥＴ２６・・・ｐ⁺型のコンタクト層２７・・・ｐ⁺型のフローティング層２８・・・ゲート端子３１・・・アノード端子３２・・・ショットキー接合領域３３・・・接続電極３４・・・絶縁層４１・・・電子電流の横方向成分

Claims

(57)【特許請求の範囲】

【請求項１】第２導電型で低濃度の伝導度変調領域の表
面に、カソード電極が接続された第２導電型で高濃度の
カソード領域と電気的に対峙して、前記伝導度変調領域
とショットキー接合領域においてショットキー接合され
たアノード電極と、このアノード電極がオーミック接続
される第１導電型のアノード層を少なくとも１つ具備す
るアノード領域とを有する半導体装置であって、前記ア
ノード電極の少なくとも１つとＭＩＳＦＥＴ部を介して
接続された第１導電型のフローティング領域とを有する
ことを特徴とする半導体装置。
【請求項２】請求項１において、前記アノード領域は、
前記ショットキー接合領域を挟んで隣接した２以上のア
ノード層を備え、前記ＭＩＳＦＥＴ部は、前記アノード
層の少なくともいずれかと前記フローティング領域とを
前記伝導度変調領域にゲート酸化膜を介して設置された
ゲート電極により制御する第１導電型のＭＩＳＦＥＴで
あることを特徴とする半導体装置。
【請求項３】請求項２において、前記ゲート酸化膜の下
方の前記伝導度変調領域表面に、第１導電型のディプレ
ッション領域を有することを特徴とする半導体装置。
【請求項４】請求項１において、前記ＭＩＳＦＥＴ部
は、前記アノード領域の近傍の前記伝導度変調領域の表
面に形成された第１導電型のウェル領域内に構成された
第２導電型のＭＩＳＦＥＴであり、前記アノード電極が
前記ウェル領域にオーミック接続されていることを特徴
とする半導体装置。
【請求項５】請求項１において、前記ＭＩＳＦＥＴ部
は、前記アノード領域を挟んで前記伝導度変調領域の表
面に形成された第１導電型のウェル領域内に構成された
第２導電型のＭＩＳＦＥＴであり、前記フローティング
領域と接続する接続電極が前記ウェル領域とオーミック
接続されていることを特徴とする半導体装置。
【請求項６】請求項５において、前記アノード領域は、
前記ショットキー接合領域を挟んで隣接した２以上のア
ノード層を備えていることを特徴とする半導体装置。
【請求項７】請求項５または６において、前記フローテ
ィング領域と前記ウェル領域とが接していることを特徴
とする半導体装置。
【請求項８】第２導電型で低濃度の伝導度変調領域の表
面に、カソード電極が接続された第２導電型で高濃度の
カソード領域と電気的に対峙して、アノード電極がオー
ミック接続される第１導電型のアノード領域と、前記ア
ノード電極とＭＩＳＦＥＴ部を介して接続された第１導
電型のフローティング領域とを有する半導体装置であっ
て、前記ＭＩＳＦＥＴ部は、前記アノード領域の近傍の
前記伝導度変調領域の表面に形成された第１導電型のウ
ェル領域内に構成された第２導電型のＭＩＳＦＥＴであ
り、前記第２導電型のＭＩＳＦＥＴと前記フローティン
グ領域とを接続する接続電極が前記伝導度変調領域とシ
ョットキー接合したショットキー接合領域を前記フロー
ティング領域周辺に備えていることを特徴とする半導体
装置。
【請求項９】請求項４ないし８のいずれかにおいて、前
記第２導電型のＭＩＳＦＥＴを構成するゲート電極の下
方のウェル領域表面に、第２導電型のディプレッション
領域を有することを特徴とする半導体装置。
【請求項１０】第２導電型で低濃度の伝導度変調領域の
表面に、カソード電極が接続された第２導電型で高濃度
のカソード領域と電気的に対峙して、前記伝導度変調領
域とショットキー接合領域においてショットキー接合さ
れたアノード電極と、このアノード電極がオーミック接
続される第１導電型のアノード領域と、前記アノード電
極とＭＩＳＦＥＴ部を介して接続された第１導電型のフ
ローティング領域とを有する半導体装置の駆動方法であ
って、前記ＭＩＳＦＥＴ部に導通電圧を印加しながら前
記カソード電極とアノード電極に順方向電圧を印加する
順方向導通工程と、前記ＭＩＳＦＥＴ部に遮断電圧を印
加した後、前記カソード電極とアノード電極に逆方向電
圧を印加する逆回復工程とを有することを特徴とする半
導体装置の駆動方法。