KR0114765Y1 - 모스(mos) 게이트 구동형 다이리스터 - Google Patents

모스(mos) 게이트 구동형 다이리스터 Download PDF

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KR0114765Y1
KR0114765Y1 KR2019970016232U KR19970016232U KR0114765Y1 KR 0114765 Y1 KR0114765 Y1 KR 0114765Y1 KR 2019970016232 U KR2019970016232 U KR 2019970016232U KR 19970016232 U KR19970016232 U KR 19970016232U KR 0114765 Y1 KR0114765 Y1 KR 0114765Y1
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semiconductor region
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semiconductor substrate
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KR2019970016232U
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히데토시 나카니시
야스노리 유스이
Original Assignee
사토 후미오
가부시키가이샤 도시바
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Abstract

본 고안은 턴온과 턴오프 특성의 트레이드 오프를 개선함과 더불어, 턴오프 특성을 종래보다도 개선한 MOS 게이트 구동형 다이리스터(MCT)를 제공하는 것을 목적으로 한다.
본 고안에 있어서는, 게이트전극(8)이 오프게이트부에 설치된 제1영역(Goff)과 온게이트부에 설치된 제2영역(Gon)으로 이루어지며, 오프게이트부에 P채널을 형성하고, 온게이트부에 N채널을 형성하여 온·오프의 게이트부를 분리한다. 그리고, N채널이 형성되는 P형 베이스 영역(2)의 단부에 저농도의 P-형 채널영역(17)을 형성하기 때문에, P형 베이스 영역(2)의 불순물농도를 높게 할 수있으므로, 턴오프특성이 향상된다.

Description

모스(MOS) 게이트 구동형 다이리스터
제1도는 본 고안의 실시예 1에 따른 MCT의 사시도.
제2도는 제1도의 MCT의 턴온동작을 설명하는 개략사시도.
제3도및 제4도는 제1도의 MCT의 턴온동작을 설명하는 Y-Y'단면도.
제5도는 제1도의 MCT의 턴온동작을 설명하는 사시도.
제6도는 본 고안의 턴온동작을 설명하는 반도체장치의 평면도.
제7도는 본 고안의 턴오프동작을 설명하는 반도체장치의 단면도.
제8도는 본 고안의 턴오프동작을 설명하는 반도체장치의 평면도.
제9도는 본 고안의 턴오프동작을 설명하는 반도체장치의 단면도.
제10도는 본 고안의 실시예 2에 따른 MCT의 사시도.
제11도는 제10도의 MCT의 턴온동작을 설명하는 사시도.
제12도는 제10도의 MCT의 턴오프동작을 설명하는 사시도.
제13도는 본 고안의 실시예 3에 따른 MCT의 사시도.
제14도는 제13도의 MCT의 턴온동작을 설명하는 사시도.
제15도는 제13도의 MCT의 턴오프동작을 설명하는 사시도.
제16도는 본 고안의 MCT의 턴온동작의 불순물농도 의존성을 나타낸 특성도.
제17도는 복수개의 셀을 탑재한 본 고안의 MCT의 사시도.
제18도는 본 고안의 실시예 4에 따른 MCT의 사시도.
제19도는 종래의 MCT의 개략사시도.
제20도 및 제21도는 제19도의 X-X'단면도로서, 턴온동작의 설명도.
제22도 및 제23도는 제19도의 X-X'단면도로서, 턴오프동작의 설명도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : N-형 기판 2 : P형 베이스영역
3, 27 : N형 에미터영역 4, 26 : P형 에미터영역
5 : N+형 버퍼영역 6, 40 : 이면 P+형 에미터영역
7, 30 : 게이트 산화막 8, 31 : 게이트전극
9, 33 : 캐소드전극 10, 32 : 애노드전극
11,18,39 : N형 반전층 12,35,38 : 전자전류
13,16,34 : 정공전류 14, 37 : 주전류
15,20,36 : P형 반전층 17 : P-형 베이스영역
19 : 초기점호영역 21 : 턴온시의 초기점호영역
22 : 턴오프시의초기점호영역 23 : P-형 기판
24 : N-형 베이스영역 25 : N형 베이스영역
28 : P+형 버퍼영역 29 : 이면 N+형 버퍼영역
41 : 이면 N+형 영역 42 : 층간 절연막
[산업상의 이용분야]
본 고안은 MOS 게이트에 의해 온·오프될 수 있는 MOS 게이트 구동형 다이리스터 [이하, MCT( MOS gate Controlled Thyristor)라 한다] 의 구조에 관한 것이다.
[종래의 기술 및 그 문제점]
MCT는, 게이트전극에 전압을 인가하면 도전형이 같은 에미터와 베이스가 MOS 게이트형 트랜지스터에 의해 단락됨으로써 턴온되는 다이리스터이다. 이 동작은, 전압제어형이기 때문에 작은 게이트 전력만 필요로 한다. 또, 이 구성만으로는 자기턴오프가 불가능하기 때문에, 상기 베이스와는 반대의 도전형을 갖는 베이스에 제어전극을 설치하고, 이 제어전극에 부(負)의 바이어스를 인가하여 애노드전류의 일부를 베이스전류로서 외부로 배출함으로써 자기턴오프할 수 있도록 한 MOS 형 다이리스터가 알려져 있다.
MCT의 종래기술의 일례를 제19도에 나타낸다(1991, IEEE 138-141페이지). 이 제19도는 MCT의 사시도로서, N-형 실리콘 반도체기판(1)의 제1주표면에서는 불순물을 확산시켜 P형 베이스영역(2) 및 P+형 에미터영역(4)을 형성하고, P형 베이스영역(2)에는 N형 에미터영역(3)을 더 형성한다. 이 반도체기판(1)의 제2주표면, 즉 이면에는 반도체층을 순차적으로 적층성장시켜 N+형 층(5), P+형 층(6)을 형성하여 각각 버퍼영역 및 이면 P+형 에미터영역으로 한다. 그리고, 이 이면 P+형 에미터영역(6)에 에노드전극(10; A)을 형성한다.
한편, 제1주표면측에는 N-형 반도체기판(1), P형 베이스영역(2), N형 에미터영역(3) 및 P+형 에미터영역(4)을 피복하도록 게이트산화막(7)이 형성된다. 이 게이트산화막(7) 위에는 폴리실리콘 게이트전극(8; G)을 형성한다. 그리고, 게이트산화막(7) 및 게이트전극(8)을 부분적으로 제거하여 개공한 부분의 N형 에미터영역(3) 및 P+형 에미터영역(4)위에 캐소드전극(9; K)을 형성한다.
이러한 종래구조의 MCT의 동작원리(턴오프·턴온)에 관하여 설명한다.
먼저, 턴온동작에 관하여 제20도 및 제21도를 참조하여 설명한다. 애노드(A)가 정(正)으로, 캐소드(K)가 부(負)로 바이어스된 상태에서,게이트(G)에 정의전압을 인가하여 반도체기판(1; N-형 베이스영역 ), P형 베이스영역(2) 및 N형 에미터영역(3)으로 구성되는 N채널 MOSFET를 동작시켜 반전층(11)을 형성하고, N형 에미터영역(3)으로부터 N-형 베이스영역(1)으로 전자(12)를 주입한다(제20도). N-형 베이스영역(1)으로의 전자(12)의 주입에 의해 이면 P+형 에미터영역(6)으로부터 N-형 베이스영역(1)으로 정공(13)이 주입되어 전도도 변조를 일으킴으로써, 소자가 턴온되어, 주전류(14)가 흐르게 된다(제21도). 이어서, 턴오프동작에 관하여 제22도 및 제23도를 참조하여 설명한다.
애노드(A)가 정(正)으로, 캐소드(K)가 부(負)로 바이어스되어 주전류(14)가 흐르고 있는 상태에서, 게이트(G)에 부의 바이어스전압을 인가하여 N-형 베이스영역(1), P형 베이스영역(2) 및 P+형 에미터영역(4)으로 구성되는 P채널 MOSFET를 동작시켜 반전층(15)을 형성한다. 이에 따라, P형 베이스영역(2), P+형 에미터영역(4)과 캐소드전극(9)이 단락되어 주전류중의 정공(16)이 이 경로로 배출되게 된다. 주전류중의 정공(16)이 배출됨으로써, N형 에미터영역(3)으로부터 전자의 주입이 중지되어 주전류가 흐르지 않게 된다. 이에 따라 턴오프동작이 완료된다. MCT는 이상과 같은 턴온·턴오프 동작을 수행할 수 있는 자기소고(自己消孤)형 소자이다.
MCT는, 동작특성상 턴온되는 소자이기 때문에 턴오프가 어렵다는 문제가 있어,현재는 턴오프특성을 개선하는 방향으로 개발이 진행되고 있다. 그리고, 이 구조에서는 턴오프특성을 향상시키기 위해서 P형 베이스영역(2)과 P+형 에미터영역(4)의 농도를 높일 필요가 있었다. 즉, 제22도 및 제23도에 나타낸 바와 같이 턴오프동작에 있어서, P채널 MOSFET를 동작에 따라 형성되는 반전층(15)에 의해 주전류로부터 정공(16)을 캐소드전극(9)으로 배출할 때의 정공의 배출효율은 P형 베이스영역(2)과 P+형 에미터영역(4)의 시트저항의 영향을 받는다. 따라서, 정공의 배출효율을 향상시키기 위해서는, P형 베이스영역(2)과 P+형 에미터영역(4)의 농도를 높혀 시트저항을 낮출필요가 있다. 그러나 이와같이 턴오프구조를 우선하여 P형 베이스영역(2)의농도를 높이면 반대로 턴온 특성을 열화시키게 된다. 즉, 제20도에 나타낸 턴온동작에 있어서는, N채널 MOSFET를 동작시켜 반전층(11)을 형성하고, N형 에미터영역(3)으로부터 N-형 베이스영역(1)으로 전자를 주입하여 전도도 변조를 일으켜 주전류를 흐르게 하지만, P형 베이스영역의 농도가 상승하면 N채널 MOSFET의 문턱치 전압의 상승을 초래함과 더불어 주전류가 흐르는 경우의 온전압이 상승하여 턴온시의 손실이 증대하고 있었다.
이상과 같이, MCT의 턴온과 턴오프 특성의 향상에는 상반관계가 있으므로, 한 쪽의 특성을 향상시키면 다른 특성이 나빠지게 되어 턴온과 턴오프의 트레이드 오프(trade off)를 제거하기 어렵다는 문제와, 턴오프특성의 향상이 어렵다는 문제가 있었다.
종래의 MCT로서는 일본국 특개소 63-310171호 공보에 개시된 기술이 있다. 이것은 종래의 5층구조를 pnpn의 4층 구조로 하여 제조공정을 간략화함과 더불어 에미터의 단락저항을 작게 하여 고속의 턴오프를 가능하게 하고있지만, 상기와 같은 턴오프와 턴온의 트레이드 오프를 제거하기 어렵다는 문제는 해결되지 않았다.
[고안의 목적]
이에 본 고안은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, 턴온과 턴오프특성의 트레이드 오프를 개선함과 더불어 턴오프특성을 종래의 구조보다 더 향상시킬 수 있는 MCT를 제공하는 것을 목적으로 하고 있다.
[고안의 구성]
상기와 같은 목적을 달성하기 위해 본 고안은, MCT의 단위셀(unit cell)의 P형 베이스영역의 단부에 이 영역보다 불순물농도가 낮은 P-형 베이스영역을 형성하는 것에 의해, 턴온의 초기동작영역을 설치하여 턴온 효율을 높임으로써 턴온·턴오프특성의 트레이드 오프를 개선한다. 즉, 본 고안의 반도체 장치는, 반도체기판의 제1주표면에 노출되어 있는 제1도전형의 제1반도체영역과; 이 제1반도체영역에 형성되고, 상기 제1주표면에 노출되어 있는 제2도전형의 제2반도체영역과; 이 제2반도체영역에 형성되고, 상기 제1주표면에 노출되어 있는 제1도전형의 제3반도체영역; 상기 제1반도체영역에 형성되고, 상기 제1주표면에 노출되어 있는 제2도전형의 제4반도체영역; 상기 제1반도체영역에 형성되고, 상기 반도체기판의 제2주표면에 노출되어 있는 제2도전형의 제5반도체영역; 상기 제3반도체영역과 상기 제4반도체영역에 전기적으로 접속된 제1전극; 상기 반도체기판의 제1주표면 위에 게이트산화막을 매개하여 형성되고, 적어도 상기 제1과 제2반도체 영역의 경계, 상기 제1과 제4반도체 영역의 경계및 이들 경계에 협지된 상기 제1반도체영역 위에 형성된 제1영역인 오프게이트영역과, 상기 제1과 제2반도체 영역의 경계, 상기 제3과 제2반도체 영역의 경계 및 이들 경계에 협지된 상기 제2반도체영역 위에 형성된 제2영역인 온게이트영역을 갖춘 게이트전극 및; 상기 제5반도체영역 위에 형성된 제2전극을 구비한 것을 특징으로 하고 있다.
상기 제2반도체영역의 상기 게이트전극의 제2영역 아래에 형성된 부분은 제6반도체영역으로, 그 불순물농도는 상기 제2반도체영역의 상기 제6반도체영역 이외의 부분의 불순물농도보다 낮게 할 수 있다.
상기 제2반도체영역은 상기 제3반도체영역의 단부를 둘러쌈으로써, 상기 제6반도체영역과 제3반도체영역이 온채널영역 이외에서는 서로 접하지 않도록 한다.
상기 반도체기판의 제1주표면에 있어서, 상기 제6반도체영역과 상기 제3반도체영역이 접하는 길이는 상기 제2반도체영역의 상기 이외의 부분과 상기 제3반도체영역이 접하는 길이보다 짧게 할 수 있다. 또한, 상기 제1반도체영역과 제5반도체영역에 각각 인접하여 형성되고, 상기 제1반도체영역보다 불순물농도가 높은 제1도전형의 제7반도체영역을 갖출 수 있다.
상기 제2주표면에 노출되어 있는 제5반도체영역은 제2반도체 영역의 바로 아래에 형성되어 있다.
상기 제2주표면에 노출되어 있는 제5반도체영역은 제6반도체 영역의 바로 아래에만 형성되어 있는 것을 특징으로 한다.
더욱이, 상기 반도체 장치는 복수개가 1개의 반도체기판에 형성되고, 이 반도체기판은 오프채널영역이 형성된 제1측면과, 이 제1측면에 인접하고 온채널영역이 형성된 제2측면을 갖출 수 있다.
(작용)
턴온의 초기점호영역(初期点弧領域)을 턴오프 초기동작영역과는 떨어진 곳에 형성했기 때문에, P형 베이스영역의 불순물농도를 부분적으로 변화시켜 턴온특성을 좋게 할 수 있다.
(실시예)
이하, 도면을 참조해서 본 고안의 실시예를 설명한다.
먼저, 제1도-제9도를 참조하여 실시예 1을 설명한다.
제1도는 이 실시예의 반도체장치의 단위셀의 개략사시도이다. N-형 실리콘 반도체기판(1)의 이면, 즉 제2주표면에 형성된 에피택셜 성장층의 N+형 층(5), P+형 층(6)을 각각 N+형 버퍼영역(5) 및 이면 P+형 에미터영역(6)으로 하고, 더욱이 이 이면 P+형 에미터영역(6) 위에는 애노드전극(10; A)이 형성되어 있으므로, 반도체기판의 제2표주면측은 상술한 종례예와 같은 구조이다(제19도 참조). 한편, 반도체기판(1)의 제1표주면측에는 반도체기판(1)에 형성된 P형 베이스영역(2), 이 베이스영역 내에 형성된 N형 에미터영역(3) 및 반도체기판의 N-형 베이스영역(1)에 형성된 P형 에미터영역(4)이 각각 형성되어 있다. 이들 영역은 각각 N형 에미터영역(3), P형 베이스영역(2), N-형 베이스영역(1) 및 P형 에미터영역(4)이 제3, 제2, 제1 및 제4반도체영역으로서 상기 제1주표면에 노출되어 있다. 그중 제2반도체영역(2; P형 베이스영역)은 저농도영역(17)을 함유하고 있고, 제1주표면에 노출되어 있는 부근에서는 제3반도체영역(3; N형 에미터영역)과 제1반도체영역(1; N-형 베이스영역)에 협지되어 있다. 이 제1주표면 위에는 캐소드전극(9; K)과, 게이트산화막(7)을 매개하여 게이트 전극(8; G)이 형성되어 있다. 이 게이트 전극(8)은 제1과 제2의 2개의 영역을 갖추고 있다. 그 중 제1영역(Goff; 오프게이트영역)은 N-형 베이스영역(1)과 P형 베이스영역(2), N-형 베이스영역(1)과 P형 에미터영역(4)의 각각의 경계와 이들 경계에 협지된 N-형 베이스영역(1) 위에 형성되고, 이 제1영역(Goff)과는 이격하여 형성된 제2영역(Gon; 온게이트영역)은 N-형 베이스영역(1)과 P-형 베이스영역(17), P-형 베이스영역 (17)과 N형 에미터영역(3)의 각각의 경계와 이들 경계에 협지된 P-형 베이스영역(17) 위에 형성된다.
이어서,이 반도체장치의 제조공정에 관하여 설명한다.
N-형 실리콘 반도체기판(1)을 준비하고, 그 제2주표면에 N+형 층 및 P+형 층을 순차적으로 성장시켜 N+형 버퍼영역(5), 이면 P+형 에미터영역(6)을 형성한다. 그리고 나서, 반도체기판을 N-형 베이스영역(1)으로 하고, 이 기판의 제1주표면 위에 실리콘 산화막 및 폴리실리콘막을 주지의 기술을 이용하여 형성한 다음, 선택적으로 에칭하여 게이트산화막(7) 및 게이트 전극(8; G)을 형성한다. 계속하여, 이 제1주표면으로부터 N-형 베이스영역(1)으로 불순물을 확산시켜 P-형 베이스영역(17)을 형성한다.
이어서, N-형 베이스영역(1) 이외의 부분 및 P-형 베이스영역(17)으로 불순물을 확산시켜 N-형 베이스영역(1)에 P형 에미터영역(4), P-형 베이스영역(17)에 P형 베이스영역(2)을 형성한다. 더욱이, P형 베이스영역(2)내에는 N형 에미터영역(3)을 형성한다. 이들 확산영역을 형성하기 위해서는, 통상은 그 영역에 불순물을 이온주입하여 형성하지만, 게이트전극은 그 때 마스크로서 이용한다. 따라서, N형 에미터영역(3)을 형성하면, 이 영역은 게이트전극(8)의 제1영역(Goff; 오프게이트영역)의 내측으로 약간 잠입하기 때문에, 제1영역(Goff)은 N형 에미터영역(3), P형 베이스영역(2), N-형 베이스영역(1) 및 P형 에미터영역(4)에 걸쳐 형성하게 된다.
그러나, 이 부분에서는 이들 P형 영역사이에 형성되는 채널을 이용하는 것뿐이기 때문에, 게이트전극(8)은 N형 에미터영역(3)을 피복할 필요는 없다. 따라서, 상술한 바와 같이 게이트전극(8)을 마스크하는 방법을 이용하지 않으면, 게이트전극(8)의 제1영역(Goff)은 P형 베이스영역(2), N-형 베이스영역(1) 및 P형 에미터영역(4)을 피복하는 것만으로도 충분하다. 그리고, 실리콘 산화막의 일부를 개공한 다음, N형 에미터영역(3) 및 P형 에미터영역(4)위에 캐소드전극(9; K)을 형성함과 더불어 반도체기판의 이면에 애노드전극(10; A)을 형성한다. N+형 버퍼영역(5) 및 이면 P+형 에미터영역(6)은 반도체 기판에 불순물을 확산시켜 형성할 수도 있다.
본 고안의 구조의 특징은, 반도체장치의 셀의 종방향 부분의 P형 베이스영역(2)의 단부에 저농도의 P-형 베이스영역(17)을 형성한 것이다. 본 실시예에서는 N-형 실리콘기판을 이용했지만, P+형 실리콘기판을 이용하는 방법도 다용(多用)할 수 있다. 즉, 이면 P+형 에미터영역(6)으로 되는 P+형 실리콘 반도체기판 위에 N+형 버퍼영역(5) 및 N-형 베이스영역(1)을 순차적으로 성장시킨다. 그리고나서, N-형 베이스영역(1)의 표면부분에 확산에 의해 P형 베이스영역(2) 및 P형 에미터영역(4)을 각각 형성하고, 더욱이 P형 베이스영역(2)내에는 N형 에미터영역(3)을 확산에 의해 형성한다. 그 이외의 부분의 형성방법은 이 실시예의 방법과 동일하다. 이 방법은 널리 행해지는 수단이다. 이하의 실시예에 있어서도 이 방법을 이용할 수 있다.
P형 베이스영역(2)의 단부에 P-형 베이스영역(17)이 형성되어 있기 때문에, 턴오프 특성을 향상시키기 위해서 P형 베이스영역(2)의 불순물농도를 높인 경우에도, 턴온시의 스위치로서 작용하는 N채널 MOSFET는 통상 P-형 베이스영역(17)으로 형성되기 때문에, 문턱치전압을 상승시키는 일이 없다. 그리고 턴온 동작은, P-형 베이스영역(17) 근방의 N형 에미터영역(3)을 초기동작영역으로서 동작시켜 N-형 베이스영역(1) 중앙부로 확대되어 가게 된다. 즉, P형 베이스영역의 불순물농도를 변화시켜도 턴온시의 스위치로서 작용하는 N채널 MOSFET는 항상 일정한 문턱치전압에서 동작하고, 턴온도 온전압이 낮은 영역이 초기동작 영역으로서 동작하여, 턴온영역이 확대되어 가게 되므로, 온전압을 억제할 수 있게 된다.
이와 같이, 본 고안에서는 MCT의 턴온과 턴오프의 트레이드 오프의 개선이 가능하게 된다. 또한, 셀의 종방향의 길이의 조정에 따라 횡방향과의 길이의 비를 조정하고, 베이스농도의 조정을 수행함으로써, 턴온과 턴오프의 트레이드 오프가 더 개선되고 턴오프특성의 향상도 가능하게 된다.
제2도-제9도를 참조하여 이 실시예의 반도체장치의 셀의 동작을 상세히 설명한다. 그중 턴오프동작을 나타낸 것이 제2도-제4도이다. 제2도는 이 동작을 나타낸 사시도, 제3도 및 제4도는 제2도의 Y-Y'방향의 셀단면도를 나타낸 것이다. 애노드(A)에 정, 캐소드(K)에 부의 전압을 바이어스하고, 게이트를 정으로 바이어스함으로써, P-형 베이스영역(17)에 반전층(18)이 형성되고, 이 부분의 N채널 MOSFET가 동작함으로써 N형 에미터영역(3)으로부터 N-형 베이스영역(1)으로 전자(12)가 주입되게 된다. 이에 따라, 이면 P+형 에미터영역(6)으로 부터 정공(13)이 주입되어 전도도 변조를 일으킴으로써, 먼저 P-형 베이스영역(17)이 턴온을 개시하여 초기점호영역(19)으로 되고, 그리고 턴온영역이 셀중앙부분으로 확대되어 감에 따라 셀은 완전히 턴온되게 된다.
제5도는 턴오프동작에 관하여 설명하는 반도체장치의 셀사시도이다. 애노드(A)에 정, 캐소드(K)에 부의전압을 바이어스하고, 주전류가 흐르고 있는 상태에서 게이트(G)를 부로 바이어스함으로써, P채널 MOSFET가 동작하여 반전층(20)을 형성하고, P형 베이스영역(2) 및 P형 에미터영역(4)과 캐소드전극이 단락하여 주전류중의 정공(16)이 캐소드전극(9)으로부터 배출되게 된다. 이 동작에 의해 N형 에미터영역(3)으로부터 전자의 주입이 중지되어 주전류(14; 1)가 흐르지 않게 되므로 턴오프가 완료된다.
반도체기판의 턴온 및 턴오프시의 초기동작영역의 개략평면도를 나타낸 것이 제6도 및 제8도이다. 턴온의 초기동작영역(21)은 N형 에미터영역(3)의 P-형 베이스영역(17) 근방의 양단이고, 턴오프의 초기동작영역(22)은 N형 에미터영역(3)의 P형 베이스영역(2)과 접하는 영역으로 된다. 결국, 턴온은 N형 에미터영역의 양단으로부터 시작하여 N형 에미터의 중앙으로 확대되어 가게 되므로, 종래구조의 MCT(제19도)에서 턴온·턴오프와 더불어 P형 베이스영역(2)과 접하는 N형 에미터영역(3)으로부터 시작하는 동작모드와는 다르다. 이 제6도, 제7도, 제8도 및 제9도를 참조하여 N형 에미터영역(3) 및 P형 베이스영역(2)과 P-형 베이스영역(17)의 경계의 상태를 설명한다. 제6도 및 제7도의 반도체기판의 평면도에 나타낸 바와 같이 P형 베이스영역(2)과 그 안에 형성된 N형 에미터영역(3)은 동일한 방향으로 가늘고 길게 형성되어 있다. 즉, 턴온시의 초기동작영역(21)은 가능한 한 짧은 것이 좋고, 턴오프시의 초기동작영역(22)은 길수록 오프특성이 좋아지게 된다. 따라서, 이들 영역(21, 22)의 비, 즉 N형 에미터영역(3)의 단변(h)과 장변(H)의 비를 적절히 변경함으로써, 온특성 또는 오프특성중 어느 하나를 강조할 수 있다. 물론, Hh인 것이 필요하다. 이 실시예에서의 h는 약 5μm이지만, 현재의 상황에서는 1∼10μm정도로 할 수 있다. 이 실시예에서는 h/H가 약 1/5이지만, 오프특성을 향상시키기 위해서 1/10 정도로 할 수 있고, 오프특성을 다소 희생하더라도 온특성을 유지하기 위해서는 1/3 정도까지 할 수 있다.
P형 베이스영역(2)의 양단, 즉 상기 N형 에미터영역(3)의 단변을 둘러싸도록 P-형 베이스영역(17)이 형성되어 있고, 더욱이 P형 베이스영역(2)은 N형 에미터영역(3)의 단부를 둘러싸도록 형성되며, N형 에미터영역(3)과 P-형 베이스영역(17)이 접하지 않도록 고안되어 있다. 이와 같이 하지 않으면, P-형 베이스영역(17)이 턴오프동작에 기여하게 되어 턴오프시에 배출되는 정공이 어려운 통전영역이 남겨지기 쉽게 되는 결과, 턴오프특성을 훼손하게 된다.
제7도는 제6도에 나타낸 MCT의 게이트전극(8)의 온게이트영역이 형성된 측면을 나타낸 단면도이고, 제9도는 오프게이트영역이 형성된 측면을 나타낸 단면도이다. 게이트전극(8)과 캐소드전극(9)이 중첩되는 부분은 층간절연막에 의해 양자는 서로 절연된다.
본 고안의 턴온, 턴오프특성은 P-형 베이스영역(17)의 존재에 의해 개선되지만, MCT의 전류-전압특성은 제16도에 나타낸 바와 같이 P-형 베이스영역(17)의 불순물농도에 좌우된다. 제16도는, 횡축을 온전압(V)으로 하고, 종축을 그 전류(A/cm2)로 한 특성도이다. 곡선 A, B, C 및 D는 N형 에미터영역(3)의 불순물농도가 2×1020/cm2, P형 베이스 영역(2)의 불순물농도가 각각 1.0×1017/cm2, 2.0×1018/cm2, 4.0×1018/cm2및 5.0×1018/cm2인 경우의 전류-전압 특성을 나타낸 곡선이다. 여기서, P-형 베이스영역(17)의 불순물농도가 낮은 쪽의 전류-전압 특성이 향상되는 것을 알 수 있다. 즉, P-형 베이스영역(17)의 불순물농도를 낮게 할수록, 낮은 온전압으로 고전류를 취할 수 있게 되므로, P형 베이스영역(2)에 상기 온게이트영역을 설치하는 것은 온 특성이 향상되게 된다.
제17도는 복수개의 셀을 갖춘 반도체 기관으로 형성한 본 고안의 반도체 장치인 MCT칩의 사시도를 나타낸 것이다. 반도체 기관의 제1주표면에, 가늘고 긴 P형 에미터영역(4)과, P-형 베이스영역을 함유한 P형 베이스영역(2)을 쌍으로 하여 종횡으로 복수개 형성하고, 각 셀의 전극을 각각 접속하여 칩의 게이트(G) 및 캐소드(K)를 반도체기관 표면에 형성한다. 도면의 한 측면에 게이트전극(8)의 오프게이트영역 아래의 P형 베이스영역(2)과 P형 에미터영역(4)사이의 N-형 베이스영역(1)에 오프채널을 형성하고, 더욱이 인접하는 측면에 게이트전극(8)의 온게이트영역 아래의 N-형 베이스영역(1)과 N형 에미터영역(3) 사이의 P-형 베이스영역(17)에 온채널을 형성한다. 칩 크기는, 이 실시예에서는 약 2∼4 mm각이다.
다음에, 제10도∼제12도를 참조하여 실시예 2를 설명한다. 제10도는 이 실시예 2의 MCT의 개략사시도하고, 계속하여 불순물을 확산시킴으로써 N-형 베이스영역(24), N형 베이스영역(25), P형 에미터영역(26), N형 에미터영역(27)을 형성한다. 그리고, 게이트산화막(30)의 일부를 개공하여 애노드전극(32)을 형성함과 더불어, 이면 즉 제2주표면에는 캐소드전극(33)을 형성한다.
다음에는 턴온·턴오프동작에 관하여 설명한다.
턴온동작은 애노드(A)에 정, 캐소드(K)에 부의전압을 바이어스하고, 게이트(G)를 부로 바이어스함으로써, P채널 MOSFET가 동작하여 반전층(36)이 형성된다. 그리고, P-형 베이스영역(23)에 정공(34)이 주입되고, 이면 N+형 에미터영역(29)으로부터 전자(35)가 주입됨으로써, P-형 베이스영역(1)에서 전도도 변조를 일으키게 되고, 그에 따라 턴온되어 주전류가 흐르기 시작한다. 턴오프동작은, 애노드(A)에 정, 캐소드(K)에 부를 바이어스하고, 주전류(37)가 흐르고 있는 상태에서 게이트를 정으로 바이어스함으로써, N채널 MOSFET가 동작시켜 반전층(39)을 형성한다. 그리고, N형 베이스영역(25), N형 에미터영역(27)과 애노드전극(32)을 단락시킴으로써, 주전류로부터 전자(38)를 배출하고, P형 에미터영역으로부터의 정공의 주입을 중지시키므로, 주전류가 흐르지 않게 된다. 결국, 실시예 2는 실시예 1에 대하여 주입, 배출되는 캐리어가 반대로 될 뿐이므로, 턴온, 턴오프동작 특성은 실시예 1과 같다.
다음에는 제13도∼제15도를 참조하여 실시예 3을 설명한다.
제13도는 MCT의 개략사시도이고, 제14도 및 제15도는 그 턴온, 턴오프동작을 설명하는 MCT의 개략사시도이다. 이 구조는, 애노드 단락구조라 불리우는 것으로, 애노드(A)측에서 이면 P+형 에미터영역(40)과 이면 N+형 영역(41)을 단락시킨 구조이다. N-형 실리콘 반도체 기판(1)의 제2주표면적측에 있어서 이면 P+형 에미터영역(40)과 N+형 영역(41)을 형성하고, 이어서 그 제1주표면 위에 있어서 게이트 산화막(7), 폴리실리콘 게이트전극(8)을 형성한다.
그리고, 제1주표면으로부터 반도체기판으로 불순물을 확산시켜 P-형 베이스영역(17), P형 베이스영역(2), N형 에미터영역(3)을 형성하고, 산화막의 일부를 개공하여 캐소드전극(9)을 형성함과 더불어, 이면에 애노드전극(10)을 형성한다. 턴온·턴오프동작에 관해서는 실시예 1과 동일한 동작모드이다. 단, 이 구조는 애노드 단락구조이기 때문에, 턴온시에는 P-형 베이스영역(17) 바로 아래에 있는 이면 P+형 에미터영역(40)으로부터 정공이 주입되어 턴온된다. 그리고, 턴오프시에는 N형 에미터영역(3)의 바로 아래에 이면 P+형 에미터영역(40)이 N+형 영역(41)과 교대로 잠입하고, P형 에미터영역(4) 바로 아래에 이면 P+형 에미터영역(40)이 잠입하고 있지 않기 때문에, 정공의 소멸이 빨라져, 턴오프되기 쉬운 구조로 된다.
다음에는 제18도를 참조하여 실시예 4를 설명한다.
이 제18도는 MCT의 개략사시도이고, 그 구조는 게이트전극(8)의 제1영역(Goff; 오프게이트영역)이 다르게 되어 있을 뿐 그 외의 것은, 실시예 1인 제1도의 MCT와 동일하다. 제1도에 있어서는, 제1영역(Goff)은 N형 에미터영역(3) 위에도 형성되어 있다. 이것은, 이 영역(3)을 불순물확산에 의해 형성할 때에 게이트를 마스크로 하기 때문에, 다소 게이트의 아래로 잠입하게 된다. 그러나, 실제의 경우는 이 부분은 게이트 오프에만 이용되기 때문에, 이 영역(3) 위의 게이트는 필요치 않다.[N-형 베이스영역(1)에 형성되는 오프채널만 필요하다.] 따라서, 이 실시예에서는 N형 에미터영역(3) 위의 게이트는 제거하여 게이트 산화막(7)을 노출시키고 있다.
이상과 같이, 설명한 실시예 외에, 이들 실시예를 이용하여 더블게이트 구조에 응용할 수 있는 것은 당연하다. 이들 실시예에서는 반도체로서 실리콘을 이용했지만, 이는 일례일 뿐이고, 이 이외의 예컨데 Ge, GaAs등과 같은 기존의 재료는 어느 것이라도 적용할 수 있다.
[고안의 효과]
이상 설명한 바와 같이 본 고안은, MCT의 턴오프 및 턴온의 초기동작영역을 서로 이격했기 때문에, P형 베이스영역의 불순물농도를 장소에 따라 변화시킬 수 있고, 종래 기술에 있어서 문제로 되었던 턴온과 턴오프특성의 트레이드 오프를 양호하게 함께 더불어 턴오프효율을 향상시킬 수 있다.

Claims (10)

  1. 제1 및 제2주표면을 갖춘 제1도전형의 반도체기판과, 상기 반도체기판의 상기 제1주표면에 형성된 제2도전형의 제1반도체영역, 상기 제1반도체영역의 표면에 형성된 제1도전형의 제2반도체 영역, 상기 반도체기판의 상기 제1주표면에 형성된 제2도전형의 제3반도체영역, 상기 반도체기판의 상기 제2주표면에 형성된 제2도전형의 제4반도체영역, 상기 제1반도체영역의 한 쪽 단부에 형성되고, 상기 제2반도체영역과 접하며, 상기 제반도체영역보다도 낮은 불순물농도를 갖는 제2도전형의 제5반도체영역, 상기 제2반도체영역 위에 형성된 제1전극, 상기 제3반도체영역 위에 형성된 제2전극, 상기 제4반도체영역 위에 형성된 제3전극, 상기 반도체기판, 상기 반도체기판과 상기 제1반도체영역 사이의 제1경계, 상기 제1과 제2반도체영역 사이의 제2경계 및 상기 반도체기판과 상기 제5반도체영역 사이의 제3경계를 덮도록 상기 반도체기판, 상기 제1, 제2 및 제3반도체영역 위에 형성된 게이트 산화막 및, 상기 게이트 산화막 위에 형성되고, 상기 제5반도체영역 위에 설치한 온게이트영역과, 상기 제1과 제3반도체영역 사이의 위치에 설치한 오프게이트영역을 갖춘 게이트전극을 구비한 것을 특징으로 하는 MOS 게이트 구동형 다이리스터.
  2. 제1항에 있어서, 상기 제2도전형의 제5반도체영역은 상기 제1반도체영역의 한 쪽 단부에 형성되고, 상기 제2반도체영역과 접하며, 상기 제1반도체영역보다도 낮은 불순물농도를 갖는 것을 특징으로 하는 MOS 게이트 구동형 다이리스터.
  3. 제2항에 있어서, 상기 제2반도체영역은 대략 장방형형상을 갖고, 상기 제5반도체영역과 접하는 상기 제2반도체영역의 부분이 상기 제1반도체영역과 접하는 상기 제2반도체영역의 부분보다도 짧은 것을 특징으로 하는 MOS 게이트 구동형 다이리스터.
  4. 제1항에 있어서, 상기 반도체기판과 상기 제4반도체영역 사이에 형성되고, 상기 반도체기판보다도 높은 불순물농도를 갖는 제1도전형의 제6반도체영역을 더 구비한 것을 특징으로 하는 MOS 게이트 구동형 다이리스터.
  5. 제1 및 제2주표면을 갖춘 제1도전형의 반도체기판과, 상기 반도체기판의 상기 제1주표면에 형성되고, 대략 장방형형상을 갖는 제2도전형의 제1반도체영역, 상기 제1반도체영역의 표면에 형성되고, 대략 장방형형상을 갖는 제1도전형의 제2반도체영역, 상기 반도체기판의 상기 제1주표면에 형성된 제2도전형의 제3반도체영역, 상기 반도체기판의 상기 제2주표면에 형성된 제2도전형의 제4반도체영역, 상기 제1반도체영역의 종방향 부분의 단부에 형성되고, 상기 제2반도체영역과 접하며, 상기 제1반도체영역보다도 낮은 불순물농도를 갖는 제2도전형의 제5반도체영역, 상기 제2반도체영역 위에 형성된 제1전극, 상기 제3반도체영역 위에 형성된 제2전극, 상기 제4반도체영역 위에 형성된 제3전극, 상기 반도체기판, 상기 반도체기판과 상기 제1반도체영역 사이의 제1경계, 상기 제1과 제2반도체영역 사이의 제2경계 및 상기 반도체기판과 상기 제5반도체영역 사이의 제3경계를 덮도록 상기 반도체기판, 상기 제1, 제2 및 제3반도체영역 위에 형성된 게이트 산화막 및, 상기 게이트 산화막 위에 형성되고, 상기 제5반도체영역 위에 설치한 온게이트영역과, 상기 제1과 제3반도체영역 사이의 위치에 설치한 오프게이트영역을 갖춘 게이트전극을 구비하고, 상기 제4반도체영역에 제2도전형의 복수의 제6반도체영역이 소정간격으로 형성되어 있는 것을 특징으로 하는 MOS 게이트 구동형 다이리스터.
  6. 제1 및 제2주표면을 갖춘 제1도전형의 반도체기판과, 상기 반도체기판의 상기 제1주표면에 형성된 제2도전형의 제1 및 제2반도체영역, 각각이 제1 및 제2반도체영역의 표면에 형성된 제1도전형의 제3 및 제4반도체 영역, 상기 반도체기판의 상기 제1주표면에 형성된 제2도전형의 제5 및 제6반도체영역, 상기 반도체기판의 상기 제2주표면에 형성된 제2도전형의 제7 반도체영역, 각각이 상기 제1 및 제2반도체영역의 한 쪽 단부에 형성되고, 상기 제3 및 제4 반도체영역과 접하며, 상기 제1 및 제2 반도체영역보다도 낮은 불순물농도를 갖는 제8 및 제9 반도체영역, 상기 제3 내지 제6반도체영역 위에 각각 형성된 제1, 제2, 제3, 및 제4전극, 상기 제7반도체영역 위에 형성된 제5전극, 제1 MOS 트랜지스터를 구성하며, 상기 반도체판, 제1 반도체 영역 및 제5반도체 영역과 더불어 이 다이리스터를 턴오프하는데 사용되는 제1게이트전극 및, 제2 MOS 트랜지스터를 구성하며, 상기 반도체판, 제1 및 제2반도체 영역과 더불어 이 다이리스터를 턴온하는데 사용되는 제2게이트전극을 구비한 것을 특징으로 하는 MOS 게이트 구동형 다이리스터.
  7. 제1 및 제2주표면을 갖춘 제1도전형의 반도체기판과, 상기 반도체기판의 상기 제1주표면에 형성된 제2도전형의 제1 반도체영역, 상기 제1 영역의 표면에 형성된 제1도전형의 제2반도체 영역, 상기 반도체기판의 상기 제1주표면에 형성된 제2도전형의 제3 반도체영역, 상기 반도체기판의 상기 제2주표면에 형성된 제2도전형의 제4 반도체영역, 상기 제1 반도체영역의 한쪽 단부에 형성되고, 상기 제2 반도체영역과 접하며, 상기 제1 반도체영역보다도 낮은 불순물농도를 갖는 제2도 전형의 제5반도체영역, 상기 제2반도체영역 위에 형성된 제1전극, 상기 제3반도체영역 위에 형성된 제2전극, 상기 제4반도체영역 위에 형성된 제3전극, 상기 반도체기판, 상기 반도체기판과 상기 제1반도체영역 사이의 제1경계, 상기 제1과 제2반도체영역 사이의 제2경계 및 상기 반도체기판과 상기 제5반도체영역 사이의 제3경계를 덮도록 상기 반도체기판, 상기 제1, 제2 및 제3반도체영역 위에 형성된 게이트 산화막 및, 상기 게이트 산화막 위에 형성되고, 상기 제5반도체영역 위에 대응하는 위치에 설치한 온게이트영역과, 상기 제1과 제3반도체영역 사이의 위치에 설치한 오프게이트영역을 갖춘 게이트전극을 구비한 것을 특징으로 하는 MOS 게이트 구동형 다이리스터.
  8. 제1 및 제2주표면을 갖춘 제1도전형의 반도체기판과, 상기 반도체기판의 상기 제1주표면에 형성되고, 대략 장방형형상을 갖는 제2도전형의 제1반도체영역, 상기 제1반도체영역의 표면에 형성되고, 대략 장방형형상을 갖는 제1도전형의 제2반도체영역, 상기 반도체기판의 상기 제1주표면에 형성된 제2도전형의 제3반도체영역, 상기 반도체기판의 상기 제2주표면에 형성된 제2도전형의 제4반도체영역, 상기 제1반도체영역의 종방향 부분의 단부에 형성되고, 상기 제2반도체영역과 접하며, 상기 제1반도체영역보다도 낮은 불순물농도를 갖는 제2도전형의 제5반도체영역, 상기 제2반도체영역 위에 형성된 제1전극, 상기 제3반도체영역 위에 형성된 제2전극, 상기 제4반도체영역 위에 형성된 제3전극, 상기 반도체기판, 상기 반도체기판과 상기 제1반도체영역 사이의 제1경계, 상기 제1과 제2반도체영역 사이의 제2경계 및 상기 반도체기판과 상기 제5반도체영역 사이의 제3경계를 덮도록 상기 반도체기판, 상기 제1, 제2 및 제3반도체영역 위에 형성된 게이트 산화막 및, 상기 게이트 산화막 위에 형성되고, 상기 제5반도체영역에 대응하는 위치에 설치한 온게이트영역과, 상기 제1과 제3반도체영역 사이의 위치에 설치한 오프게이트영역을 갖춘 게이트전극을 구비한 것을 특징으로 하는 MOS 게이트 구동형 다이리스터.
  9. 제1항에 있어서, 상기 반도체기판에 이 다이리스터를 구성하는 복수개의 셀이 형성되어 있는 것을 특징으로 하는 MOS 게이트 구동형 다이리스터.
  10. 제6항에 있어서, 상기 반도체기판에 이 다이리스터를 구성하는 복수개의 셀이 형성되어 있는 것을 특징으로 하는 MOS 게이트 구동형 다이리스터.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04284669A (ja) * 1991-03-14 1992-10-09 Fuji Electric Co Ltd 絶縁ゲート制御サイリスタ
JP3297129B2 (ja) * 1992-10-08 2002-07-02 株式会社東芝 半導体装置
JP3278496B2 (ja) * 1993-06-14 2002-04-30 株式会社東芝 半導体装置およびその駆動方法
US5498884A (en) * 1994-06-24 1996-03-12 International Rectifier Corporation MOS-controlled thyristor with current saturation characteristics
EP0696066A3 (en) * 1994-06-30 1998-06-24 Hitachi, Ltd. Semiconductor switching device and power converter
US5444272A (en) * 1994-07-28 1995-08-22 International Rectifier Corporation Three-terminal thyristor with single MOS-gate controlled characteristics
DE10300759B4 (de) * 2002-01-15 2006-02-02 De Doncker, Rik W., Prof. Dr. ir. Abschaltbares Leistungshalbleiterbauelement
US9005642B2 (en) * 2006-01-24 2015-04-14 No-Burn Investments, L.L.C. Intumescent fire retardant paint with insecticide
JP2011249601A (ja) * 2010-05-27 2011-12-08 Shindengen Electric Mfg Co Ltd 短絡型サイリスタ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3689680T2 (de) * 1985-09-30 1994-06-23 Toshiba Kawasaki Kk Mittels Steuerelektrode abschaltbarer Thyristor mit unabhängigen Zünd-/Lösch-Kontrolltransistoren.
JPH0758776B2 (ja) * 1986-08-22 1995-06-21 株式会社日立製作所 複合半導体装置
JPH0624244B2 (ja) * 1987-06-12 1994-03-30 株式会社日立製作所 複合半導体装置
ATE93654T1 (de) * 1988-04-22 1993-09-15 Asea Brown Boveri Abschaltbares leistungshalbleiterbauelement.
DE4025122A1 (de) * 1989-10-24 1991-04-25 Asea Brown Boveri Abschaltbares leistungshalbleiter-bauelement in form eines mos-gesteuerten thyristors mct
EP0438700A1 (de) * 1990-01-25 1991-07-31 Asea Brown Boveri Ag Abschaltbares, MOS-gesteuertes Leistungshalbleiter-Bauelement sowie Verfahren zu dessen Herstellung
JPH0795597B2 (ja) * 1990-08-18 1995-10-11 三菱電機株式会社 サイリスタおよびその製造方法

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