JPH0758776B2 - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPH0758776B2 JPH0758776B2 JP61196957A JP19695786A JPH0758776B2 JP H0758776 B2 JPH0758776 B2 JP H0758776B2 JP 61196957 A JP61196957 A JP 61196957A JP 19695786 A JP19695786 A JP 19695786A JP H0758776 B2 JPH0758776 B2 JP H0758776B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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- H01L29/7302—Bipolar junction transistors structurally associated with other devices
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置に係り、特に、高耐圧と低しきい値
電圧を実現するのに好適なMOS形半導体装置に関する。
電圧を実現するのに好適なMOS形半導体装置に関する。
（従来の技術） 従来の絶縁ゲート型ターンオフサイリスタを、第８図に
示す。
示す。
本装置は、ｎベースとなる半導体基体１（例えば、ｎ型
シリコン基体）の一方の主表面に形成され、サイリスタ
のアノード（ｐエミッタ）となる領域2,他方の主表面に
形成されてサイリスタのｐベースとなる領域3,さらにｐ
ベース領域３内に、選択的拡散によって形成され、サイ
リスタのn+カソード及び短絡用MOSトランジスタ部のソ
ースとなる領域6,及びMOSトランジスタ部のドレインと
なる領域７より成る。
シリコン基体）の一方の主表面に形成され、サイリスタ
のアノード（ｐエミッタ）となる領域2,他方の主表面に
形成されてサイリスタのｐベースとなる領域3,さらにｐ
ベース領域３内に、選択的拡散によって形成され、サイ
リスタのn+カソード及び短絡用MOSトランジスタ部のソ
ースとなる領域6,及びMOSトランジスタ部のドレインと
なる領域７より成る。
更に、前記領域６及び７間上に、両領域６及び７ならび
にｐベース領域３に跨って形成された薄いゲート絶縁膜
８（例えばSiO2膜）、その上のゲート電極12（ｐゲート
Ｇ）、領域６に形成されたカソード電極14,領域７と領
域３を跨いで形成され、これら両者を短絡するPB電極1
3,および領域２に形成されたアノード電極15を具備して
いる。
にｐベース領域３に跨って形成された薄いゲート絶縁膜
８（例えばSiO2膜）、その上のゲート電極12（ｐゲート
Ｇ）、領域６に形成されたカソード電極14,領域７と領
域３を跨いで形成され、これら両者を短絡するPB電極1
3,および領域２に形成されたアノード電極15を具備して
いる。
このような複合型の絶縁ゲート型ターンオフサイリスタ
をONさせるには、PB電極13を正電位にしてｐベース領域
３からn+カソード領域６に電子を注入する。
をONさせるには、PB電極13を正電位にしてｐベース領域
３からn+カソード領域６に電子を注入する。
また、ON状態のサイリスタをOFFする場合は、ゲート電
極12を負から正の電位に切かえてゲート絶縁膜８に接触
するｐベース領域３をｎ型に反転させ、ｐベース３とカ
ソード６を、短絡用電極13とドレイン７及び上記反転層
を介して電気的に短絡させる。
極12を負から正の電位に切かえてゲート絶縁膜８に接触
するｐベース領域３をｎ型に反転させ、ｐベース３とカ
ソード６を、短絡用電極13とドレイン７及び上記反転層
を介して電気的に短絡させる。
なお、この種のサイリスタ装置に関しては、「IEDM」
（インターナショナルエレクトロンデバイシズミーティ
ング:International ELECTRON DEVICES Meeting）19
85年の第158頁から第161頁において論じられている。
（インターナショナルエレクトロンデバイシズミーティ
ング:International ELECTRON DEVICES Meeting）19
85年の第158頁から第161頁において論じられている。
（発明が解決しようとする問題点） 上記従来例で示した絶縁ゲート型ターンオフサイリスタ
において、これをOFFするためにゲート電極に印加する
電圧は、ゲートを駆動する駆動回路を小型にするために
は、低い方が良い。そのためには、ゲートに電圧を印加
してｐベース表面をｎ型に反転させるしきい値電圧が小
さい方がよい。
において、これをOFFするためにゲート電極に印加する
電圧は、ゲートを駆動する駆動回路を小型にするために
は、低い方が良い。そのためには、ゲートに電圧を印加
してｐベース表面をｎ型に反転させるしきい値電圧が小
さい方がよい。
しきい値電圧は、ゲート下のゲート絶縁膜厚を薄くすれ
ば低くできるが、所定のゲート絶縁破壊耐圧を確保する
ためには、一定値以下に薄くはできないという制限があ
る。
ば低くできるが、所定のゲート絶縁破壊耐圧を確保する
ためには、一定値以下に薄くはできないという制限があ
る。
また、しきい値電圧を下げるもう一つの手段は、ゲート
下の絶縁膜８に隣接するｐベース領域（MOSトランジス
タのチャンネル領域）３の表面における不純物濃度（以
下、表面濃度という）を低くすることである。しかし、
不純物の濃度を低くするとｐベースがパンチスルーし易
くなり、順バイアス耐圧が低下する。
下の絶縁膜８に隣接するｐベース領域（MOSトランジス
タのチャンネル領域）３の表面における不純物濃度（以
下、表面濃度という）を低くすることである。しかし、
不純物の濃度を低くするとｐベースがパンチスルーし易
くなり、順バイアス耐圧が低下する。
前記のパンチスルーを避けるために、接合深さを深くす
ることも考えられるが、接合深さを深くしようとすると
必然的に大面積を占めるようになり、回路の集積度が低
下するという、別の問題を生ずる。
ることも考えられるが、接合深さを深くしようとすると
必然的に大面積を占めるようになり、回路の集積度が低
下するという、別の問題を生ずる。
本発明は、耐圧を低下させたり、集積度を小さくしたり
することなく、MOSトランジスタ部のしきい値電圧を低
くできる、絶縁ゲート型ターンオフサイリスタやバイポ
ーラトランジスタなどの複合半導体装置を提供すること
を目的とするものである。
することなく、MOSトランジスタ部のしきい値電圧を低
くできる、絶縁ゲート型ターンオフサイリスタやバイポ
ーラトランジスタなどの複合半導体装置を提供すること
を目的とするものである。
（問題点を解決するための手段） 上記目的は、半導体基体の一主面に露出する一導電型高
不純物濃度領域と、前記一導電型高不純物濃度内に、互
いに独立し、かつ対向して設けられ、それぞれがソース
およびドレインとして作用する２つの反対導電型高不純
物濃度領域と、前記２つの反対導電型高不純物濃度領域
およびこれら領域の間に挾まれてベース領域として作用
する一導電型高不純物濃度領域を覆うように、前記一主
面上に形成された絶縁体と、前記絶縁層の上に形成され
たゲート電極とよりなる複合半導体装置において、前記
２つの反対導電型高不純物濃度領域および一導電型高不
純物濃度領域間に形成される接合面および、前記一導電
型高不純物濃度領域および半導体基体間の境界面を、ゲ
ート電極の下においては実質上同心状とし、ゲート電極
下の半導体基板表面におけるベース領域の不純物濃度を
低くすることによって達成される。
不純物濃度領域と、前記一導電型高不純物濃度内に、互
いに独立し、かつ対向して設けられ、それぞれがソース
およびドレインとして作用する２つの反対導電型高不純
物濃度領域と、前記２つの反対導電型高不純物濃度領域
およびこれら領域の間に挾まれてベース領域として作用
する一導電型高不純物濃度領域を覆うように、前記一主
面上に形成された絶縁体と、前記絶縁層の上に形成され
たゲート電極とよりなる複合半導体装置において、前記
２つの反対導電型高不純物濃度領域および一導電型高不
純物濃度領域間に形成される接合面および、前記一導電
型高不純物濃度領域および半導体基体間の境界面を、ゲ
ート電極の下においては実質上同心状とし、ゲート電極
下の半導体基板表面におけるベース領域の不純物濃度を
低くすることによって達成される。
前記の構成は、ゲート電極下で対向する２つの反対導電
型高不純物濃度領域およびこれらによって挾まれた一導
電型高不純物濃度領域を、一つの共通のマスクを用い、
二重拡散によって形成することで実現できる。
型高不純物濃度領域およびこれらによって挾まれた一導
電型高不純物濃度領域を、一つの共通のマスクを用い、
二重拡散によって形成することで実現できる。
（作用） 一般に、MOSトランジスタのしきい値電圧はゲート絶縁
膜厚及びゲート絶縁膜に接触するベース領域の表面濃度
によって決定される。しきい値電圧を下げるためには、
ゲート絶縁膜厚を薄くするか、ベース領域の表面濃度を
下げればよい。
膜厚及びゲート絶縁膜に接触するベース領域の表面濃度
によって決定される。しきい値電圧を下げるためには、
ゲート絶縁膜厚を薄くするか、ベース領域の表面濃度を
下げればよい。
このために、本発明においては、MOSトランジスタの、
互いに対向配置されるソースおよびドレイン、ならびに
これらの間に挾まれるベース領域を、共通のマスクを用
いて、セルフアライン的に二重拡散によって形成し、そ
の際、ベース領域を、ゲート部の両側からの横方向拡散
によって相互に接触させたり、あるいは相互間に低不純
物領域を介在させたりすることによって、ゲート電極下
のベース領域の表面濃度を低く抑えるようにしている。
互いに対向配置されるソースおよびドレイン、ならびに
これらの間に挾まれるベース領域を、共通のマスクを用
いて、セルフアライン的に二重拡散によって形成し、そ
の際、ベース領域を、ゲート部の両側からの横方向拡散
によって相互に接触させたり、あるいは相互間に低不純
物領域を介在させたりすることによって、ゲート電極下
のベース領域の表面濃度を低く抑えるようにしている。
（実施例） 第１図に、本発明になる第１の実施例を示す。この実施
例は、IC用に作られた横型の絶縁ゲート型ターンオフサ
イリスタである。
例は、IC用に作られた横型の絶縁ゲート型ターンオフサ
イリスタである。
ここで、アノード領域２およびｐベース領域３間の距離
は55μm,本発明の特徴であるMOSトランジスタ部の２重
拡散窓間距離laは15μｍ、ｎ型基体１の比抵抗は20Ω−
cmである。
は55μm,本発明の特徴であるMOSトランジスタ部の２重
拡散窓間距離laは15μｍ、ｎ型基体１の比抵抗は20Ω−
cmである。
アノード領域2,p+ベース領域3,4の表面濃度（第10図のC
sp1）は５×1018cm-3,拡散深さは５μm,p-ベース領域５
の表面濃度は５×1016cm-3,拡散深さは５μｍであり、n
+型のカソード領域６（MOSトランジスタのソース領域）
及びMOSトランジスタのドレイン領域７の表面濃度（第1
0図のCsn）は５×1019cm-3,拡散深さは３μｍである。
sp1）は５×1018cm-3,拡散深さは５μm,p-ベース領域５
の表面濃度は５×1016cm-3,拡散深さは５μｍであり、n
+型のカソード領域６（MOSトランジスタのソース領域）
及びMOSトランジスタのドレイン領域７の表面濃度（第1
0図のCsn）は５×1019cm-3,拡散深さは３μｍである。
またゲート下のｐベース（p-ベース領域５およびp+ベー
ス領域3,4を含む）の最大表面濃度（第10図のCsp2）は
１×1017cm-3,ゲート絶縁膜８の厚さは0.1μｍである。
ス領域3,4を含む）の最大表面濃度（第10図のCsp2）は
１×1017cm-3,ゲート絶縁膜８の厚さは0.1μｍである。
このサイリスタは、アノード領域２−ｎベース領域１−
p+ベース領域３−n+エミッタ６でサイリスタ動作をす
る。
p+ベース領域３−n+エミッタ６でサイリスタ動作をす
る。
これをONさせるには、PB端子からp+ベース領域4,p-ベー
ス領域５を介してp+ベース領域３に電源を供給し、駆動
させる。
ス領域５を介してp+ベース領域３に電源を供給し、駆動
させる。
また、これをOFFさせるときは、ゲートＧに正の電圧を
印加し、MOSトランジスタ部のソース（サイリスタのn+
エミッタ）６とドレイン７間のp+ベース領域３−p-ベー
ス領域５−p+ベース領域４にｎチャンネルを形成させ
る。
印加し、MOSトランジスタ部のソース（サイリスタのn+
エミッタ）６とドレイン７間のp+ベース領域３−p-ベー
ス領域５−p+ベース領域４にｎチャンネルを形成させ
る。
これにより、n+エミッタ６とp+ベース３とを短絡され、
サイリスタはOFF状態になる。
サイリスタはOFF状態になる。
次に、本発明の絶縁ゲート型ターンオフサイリスタのう
ち、MOSトランジスタ部の製造方法の概要を説明する。
ち、MOSトランジスタ部の製造方法の概要を説明する。
先ず、第２図のように、サイリスタのｎ型基体中にｐベ
ースとなる側の主表面中に、MOSトランジスタのｐベー
スの一部となるp-領域５をｐ型不純物を用いて形成す
る。そのとき、後の工程で拡散マスクとして使用する熱
酸化膜16も同時に形成する。
ースとなる側の主表面中に、MOSトランジスタのｐベー
スの一部となるp-領域５をｐ型不純物を用いて形成す
る。そのとき、後の工程で拡散マスクとして使用する熱
酸化膜16も同時に形成する。
つづいて、第３図のように、MOSトランジスタのチャン
ネル領域となるべきところ以外のp-ベース領域５上の熱
酸化膜16をホトエッチングを用いて選択的に除去し、ｐ
型不純物を拡散してサイリスタのp+ベース領域3,4を形
成する。
ネル領域となるべきところ以外のp-ベース領域５上の熱
酸化膜16をホトエッチングを用いて選択的に除去し、ｐ
型不純物を拡散してサイリスタのp+ベース領域3,4を形
成する。
このとき、p+ベース領域3,4は横方向拡散によって熱酸
化膜16の下にまで広がり、拡散されたp+ベース領域３、
４のp-ベース領域５を挾んで対向する先端部に形成され
る境界面（拡散先端面）3j、4jは、それぞれ酸化膜16と
基板表面との境界線（接線）51、52を中心にした曲面状
になると共に、第４図に示したように、p+ベース3,4上
に、熱酸化膜（膜厚tox2）が、p-領域上の酸化膜厚tox1
より薄く形成される。
化膜16の下にまで広がり、拡散されたp+ベース領域３、
４のp-ベース領域５を挾んで対向する先端部に形成され
る境界面（拡散先端面）3j、4jは、それぞれ酸化膜16と
基板表面との境界線（接線）51、52を中心にした曲面状
になると共に、第４図に示したように、p+ベース3,4上
に、熱酸化膜（膜厚tox2）が、p-領域上の酸化膜厚tox1
より薄く形成される。
続いて、MOSトランジスタ部のソース（サイリスタのカ
ソード）６及びドレインの対向する領域以外は、レジス
ト32をマスクとし、また一方、ソース及びドレインが対
向する領域は、上述した酸化膜厚tox1とtox2の差を利用
して、酸化膜厚tox2の分だけ酸化膜16を除去し、拡散用
窓6A,7Aを形成する。
ソード）６及びドレインの対向する領域以外は、レジス
ト32をマスクとし、また一方、ソース及びドレインが対
向する領域は、上述した酸化膜厚tox1とtox2の差を利用
して、酸化膜厚tox2の分だけ酸化膜16を除去し、拡散用
窓6A,7Aを形成する。
さらに、第５図のように残った酸化膜16をマスクとし
て、拡散用窓6A,7Aからｎ型の不純物を拡散することに
より、MOSトランジスタのソースとなる領域６及びドレ
インとなる領域７が同時に形成される。
て、拡散用窓6A,7Aからｎ型の不純物を拡散することに
より、MOSトランジスタのソースとなる領域６及びドレ
インとなる領域７が同時に形成される。
このとき、ソース領域６およびドレイン領域７の、互い
に対向するpn接合面6j、7jも、前記p+ベース領域３、４
の拡散先端面3j、4jと同様に、それぞれ酸化膜16と基板
表面との接線51、52を中心にした曲面状になる。
に対向するpn接合面6j、7jも、前記p+ベース領域３、４
の拡散先端面3j、4jと同様に、それぞれ酸化膜16と基板
表面との接線51、52を中心にした曲面状になる。
このように、ゲート電極の下で対向する２つのp+ベース
領域3,4と、ソース及びドレインとなるn+型領域6,7が同
一の酸化膜16をマスクとして拡散、形成される点に本発
明の特徴がある。
領域3,4と、ソース及びドレインとなるn+型領域6,7が同
一の酸化膜16をマスクとして拡散、形成される点に本発
明の特徴がある。
これにより、p-領域５とp+領域3,4との拡散先端面3j,4
j、ならびにn+領域６とp+領域３間の接合面6j、およびn
+領域７とp+領域４間の接合面7jがそれぞれ接線51、52
を中心に実質上相互に同心状となる。この結果、拡散さ
れたp+領域３、４の先端であって濃度の低い領域がチャ
ネル領域となるので、チャンネル領域の表面濃度を低く
することができる。
j、ならびにn+領域６とp+領域３間の接合面6j、およびn
+領域７とp+領域４間の接合面7jがそれぞれ接線51、52
を中心に実質上相互に同心状となる。この結果、拡散さ
れたp+領域３、４の先端であって濃度の低い領域がチャ
ネル領域となるので、チャンネル領域の表面濃度を低く
することができる。
その後、第１図に示したように、所定のゲート酸化膜8,
電極12,13,14,15を各々の該当領域に形成することによ
り（但し、アノード領域２はp+ベース形成時と同時に形
成している）、第１図に示したような横形の絶縁ゲート
型ターンオフサイリスタの第１の実施例を得る。
電極12,13,14,15を各々の該当領域に形成することによ
り（但し、アノード領域２はp+ベース形成時と同時に形
成している）、第１図に示したような横形の絶縁ゲート
型ターンオフサイリスタの第１の実施例を得る。
この絶縁ゲート型ターンオフサイリスタのMOSトランジ
スタ部のしきい値電圧は約3V、オフ時にかけるゲート電
圧は10Vであり、またサイリスタとしての順及び逆耐圧
は350Vであった。
スタ部のしきい値電圧は約3V、オフ時にかけるゲート電
圧は10Vであり、またサイリスタとしての順及び逆耐圧
は350Vであった。
ゲート絶縁膜下のソース→ドレイン間の表面濃度の代表
的な例を、従来型の場合を第９図に、また本発明の場合
を第10図に示す。
的な例を、従来型の場合を第９図に、また本発明の場合
を第10図に示す。
従来構造の場合、第９図に示したように、しきい値電圧
を決定するｐベースの表面濃度は、Csp1である。
を決定するｐベースの表面濃度は、Csp1である。
一方、本発明においては、共通拡散窓（セルフアライ
ン）からｐ及びｎ型不純物を２重拡散し、ｐベース領域
をマスク下の横方向拡散で形成することにより、ｐベー
ス領域の表面最大濃度は、同じ拡散プロセスを用いて
も、前記Csp1より低いCsp2にできる。その結果、しきい
値電圧を下げることができる。
ン）からｐ及びｎ型不純物を２重拡散し、ｐベース領域
をマスク下の横方向拡散で形成することにより、ｐベー
ス領域の表面最大濃度は、同じ拡散プロセスを用いて
も、前記Csp1より低いCsp2にできる。その結果、しきい
値電圧を下げることができる。
また、この濃度Csp2は、この二つの２重拡散の縦方向の
ｐベースの最大濃度とほぼ同程度にできる。このた、本
発明によるMOSトランジスタを順バイアスした場合に、
ｐベースとｎベース間の接合部に形成される空乏層がn+
カソードに到達することはない。それ故に、従来構造に
比べて耐圧が低下することもない。
ｐベースの最大濃度とほぼ同程度にできる。このた、本
発明によるMOSトランジスタを順バイアスした場合に、
ｐベースとｎベース間の接合部に形成される空乏層がn+
カソードに到達することはない。それ故に、従来構造に
比べて耐圧が低下することもない。
従って、本発明によれば、耐圧を低下することなく、し
きい値電圧を小さくすることができる。
きい値電圧を小さくすることができる。
第６図は本発明による第２の実施例の絶縁ゲート型ター
ンオフサイリスタである。
ンオフサイリスタである。
この構造は、第１の実施例のMOSトランジスタ部から、p
-ベース層５を除去し、MOSトランジスタのｐベースをp+
層3,4のみで形成するものである。
-ベース層５を除去し、MOSトランジスタのｐベースをp+
層3,4のみで形成するものである。
この実施例は、第１の実施例において、MOSトランジス
タ部のチャンネル領域である、２つのp+ベース領域3,お
よび４の各拡散先端領域がゲート絶縁膜８下の基体表面
において互いに接触、重畳するようにしたものである。
タ部のチャンネル領域である、２つのp+ベース領域3,お
よび４の各拡散先端領域がゲート絶縁膜８下の基体表面
において互いに接触、重畳するようにしたものである。
すなわち、第２の実施例では、MOSトランジスタ部のソ
ース６及びドレイン７間の、二つのp+ベース領域３及び
４とn+領域６及び７の２重拡散用マスク（ゲート絶縁膜
８）の幅lbと、p+ベース層3,4の拡散深さをxjp1とした
ときの、両拡散窓端から横方向に、前記マスクと内方に
拡散し、２つのp+ベース層3,4が互いに接触する距離l1,
すなわち２×xjp1との間に、 l1＞lb ……（１） の関係をもたせ、さらに、ソース６およびドレイン７の
n+拡散深さをxjn1としたときの、両拡散窓から横方向
に、前記マスクの内方に拡散し、ソースおよびドレイン
が接触する距離l2、すなわち２×xjn1との間に、 l2＜lb ……（２） の関係をもたせるように、各部の寸法や材料、定数、処
理時間などが設定されている。
ース６及びドレイン７間の、二つのp+ベース領域３及び
４とn+領域６及び７の２重拡散用マスク（ゲート絶縁膜
８）の幅lbと、p+ベース層3,4の拡散深さをxjp1とした
ときの、両拡散窓端から横方向に、前記マスクと内方に
拡散し、２つのp+ベース層3,4が互いに接触する距離l1,
すなわち２×xjp1との間に、 l1＞lb ……（１） の関係をもたせ、さらに、ソース６およびドレイン７の
n+拡散深さをxjn1としたときの、両拡散窓から横方向
に、前記マスクの内方に拡散し、ソースおよびドレイン
が接触する距離l2、すなわち２×xjn1との間に、 l2＜lb ……（２） の関係をもたせるように、各部の寸法や材料、定数、処
理時間などが設定されている。
本発明者らの実験例では、lbを７μｍとし、その他は第
１の実施例と同じに設計した。
１の実施例と同じに設計した。
第２実施例装置の特徴は、相互に接触、重畳して交差す
るベース層３、４の各拡散先端領域からなるP-層が、ソ
ース６およびドレイン７間で基板表面に露出し、p-層５
を形成するプロセスが要らないので、第１の実施例に較
べてプロセスが簡単であることと、MOSトランジスタの
ｐベースの長さ、つまり、ゲート長を短くできるので、
相互コンダクタンスを第１の実施例より大きくできるこ
とである。
るベース層３、４の各拡散先端領域からなるP-層が、ソ
ース６およびドレイン７間で基板表面に露出し、p-層５
を形成するプロセスが要らないので、第１の実施例に較
べてプロセスが簡単であることと、MOSトランジスタの
ｐベースの長さ、つまり、ゲート長を短くできるので、
相互コンダクタンスを第１の実施例より大きくできるこ
とである。
さらに、ゲート長が短くなるとチャネル抵抗が小さくな
るため、サイリスタをオフにするためにゲート電圧を印
加すると、n+領域６は小さなチャネル抵抗を介してP+領
域４のＰB端子との接続部に短絡されることになるの
で、短絡抵抗が小さくなってターンオフの高速化が達成
される。
るため、サイリスタをオフにするためにゲート電圧を印
加すると、n+領域６は小さなチャネル抵抗を介してP+領
域４のＰB端子との接続部に短絡されることになるの
で、短絡抵抗が小さくなってターンオフの高速化が達成
される。
第１及び第２の実施例は、明らかなように、縦型の絶縁
ゲート型ターンオフサイリスタにも適用できる。このた
めには、第１および第６図において、p+アノード領域を
n+領域38の下側に設ければよい。
ゲート型ターンオフサイリスタにも適用できる。このた
めには、第１および第６図において、p+アノード領域を
n+領域38の下側に設ければよい。
第７図は、本発明のMOSトランジスタ部を応用した、第
３の例実施を示す。
３の例実施を示す。
この実施例はMOSゲート型バイポーラトランジスタであ
る。
る。
この装置は、１つのバイポーラトランジスタを構成する
ｎエミッタ領域21、p+ベース領域18,n-コレクタ基体17
およびn+コレクタ層38より成る。
ｎエミッタ領域21、p+ベース領域18,n-コレクタ基体17
およびn+コレクタ層38より成る。
そしてさらに、第１のMOSトランジスタ部のゲート部G1
の下に、ソースをバイポーラトランジスタのｎエミッタ
領域21と共通とし、ｐベース部を、本発明の方法によっ
て、p+ベース領域18−p-ベース領域20−p+ベース領域19
より形成し、さらに、n+ドレイン領域22およびp+ベース
領域を電極28によって短絡している。
の下に、ソースをバイポーラトランジスタのｎエミッタ
領域21と共通とし、ｐベース部を、本発明の方法によっ
て、p+ベース領域18−p-ベース領域20−p+ベース領域19
より形成し、さらに、n+ドレイン領域22およびp+ベース
領域を電極28によって短絡している。
この場合、ソース21およびドレイン22の対向する端側で
は、同一マスクを用いる二重拡散によって、前記ソース
21,ドレイン22,およびp+ベース領域18,19が形成され
る。
は、同一マスクを用いる二重拡散によって、前記ソース
21,ドレイン22,およびp+ベース領域18,19が形成され
る。
第２のMOSトランジスタ部は、ベース領域18を共通と
し、ソース領域23とベース領域18とを電極31により短絡
すると共に、ドレインをn-コレクタと共通にすることで
形成している。この場合、ドレイン17に対向するソース
領域23は、p+ベース領域端の酸化膜を利用し、同一マス
クを用いる二重拡散により形成する。
し、ソース領域23とベース領域18とを電極31により短絡
すると共に、ドレインをn-コレクタと共通にすることで
形成している。この場合、ドレイン17に対向するソース
領域23は、p+ベース領域端の酸化膜を利用し、同一マス
クを用いる二重拡散により形成する。
ここで、p+領域18及び19,p-領域20,n+領域21,22,23,さ
らにG1ゲート部のMOSトランジスタ部などの構造及び各
々の濃度等は、第１の実施例の対応する部分と同じであ
る。
らにG1ゲート部のMOSトランジスタ部などの構造及び各
々の濃度等は、第１の実施例の対応する部分と同じであ
る。
このトランジスタをONにするときは、ゲートG2に正の電
位、ゲートG1に負の電位を与えてゲートG2側の第２のMO
SトランジスタだけをONにする。これによって、p+ベー
ス18とn-コレクタ17が短絡し、バイポーラトランジスタ
にベース電流が供給されてONになる。
位、ゲートG1に負の電位を与えてゲートG2側の第２のMO
SトランジスタだけをONにする。これによって、p+ベー
ス18とn-コレクタ17が短絡し、バイポーラトランジスタ
にベース電流が供給されてONになる。
またこのトランジスタをOFFにするときは、G2ゲートに
負の電位、G1ゲートに正の電位を与えて、ゲートG1側の
第１のMOSトランジスタ部だけをONにする。その結果、
バイポーラトランジスタのエミッタ21とベース18が短絡
し、このトランジスタはOFFになる。
負の電位、G1ゲートに正の電位を与えて、ゲートG1側の
第１のMOSトランジスタ部だけをONにする。その結果、
バイポーラトランジスタのエミッタ21とベース18が短絡
し、このトランジスタはOFFになる。
第７図の実施例において、第１のMOSトランジスタは、
本発明にしたがって、共通マスクを用いる二重拡散によ
って形成しているので、ｐベースの表面濃度を低くで
き、ゲート駆動電圧を低くすることができる。
本発明にしたがって、共通マスクを用いる二重拡散によ
って形成しているので、ｐベースの表面濃度を低くで
き、ゲート駆動電圧を低くすることができる。
もちろん、このMOSトランジスタ部を、第２の実施例
（第６図）と同様の方法で形成しても、同じ効果が得ら
れる。
（第６図）と同様の方法で形成しても、同じ効果が得ら
れる。
なお、以上では、ｎチャンネルMOSトランジスタを複合
した半導体装置を例にあげて説明したが、本発明がｐチ
ャンネルMOSトランジスタを複合したものにも適用でき
ることは、当然である。
した半導体装置を例にあげて説明したが、本発明がｐチ
ャンネルMOSトランジスタを複合したものにも適用でき
ることは、当然である。
（発明の効果） 本発明によれば、絶縁ゲート下のｐベースのチャンネル
領域を、耐圧を低下することなく、従来構造の場合より
も低濃度に形成できるので、絶縁ゲート型ターンオフサ
イリスタのOFF駆動電圧を低電圧化する効果がある。
領域を、耐圧を低下することなく、従来構造の場合より
も低濃度に形成できるので、絶縁ゲート型ターンオフサ
イリスタのOFF駆動電圧を低電圧化する効果がある。
第１図，第６図，第７図は、それぞれ本発明による第１
及び第2,第３の実施例の断面図、第２図〜第５図は本発
明の製造方法の説明図、第８図は従来構造の絶縁ゲート
型ターンオフサイリスタの断面図、第９図，第10図は従
来例および本発明装置における表面不純物濃度分布図で
ある。 １……ｎ型シリコン基体、２……p+アノード領域、3,4,
18,19……p+ベース領域、5,20……p-ベース領域、8,24,
26……ゲート絶縁膜、9,10,11,25……絶縁膜、12,13,1
4,15,27,28,29,30……電極
及び第2,第３の実施例の断面図、第２図〜第５図は本発
明の製造方法の説明図、第８図は従来構造の絶縁ゲート
型ターンオフサイリスタの断面図、第９図，第10図は従
来例および本発明装置における表面不純物濃度分布図で
ある。 １……ｎ型シリコン基体、２……p+アノード領域、3,4,
18,19……p+ベース領域、5,20……p-ベース領域、8,24,
26……ゲート絶縁膜、9,10,11,25……絶縁膜、12,13,1
4,15,27,28,29,30……電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｚ 7514−4Ｍ ３０１ Ｄ (72)発明者 菅原 良孝 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭55−74168（ＪＰ，Ａ) 特開 昭58−173（ＪＰ，Ａ) 特開 昭60−74678（ＪＰ，Ａ) 特開 昭50−28982（ＪＰ，Ａ) 特開 昭53−77474（ＪＰ，Ａ) 特開 昭56−26471（ＪＰ，Ａ) 特開 昭58−147074（ＪＰ，Ａ) 実開 昭53−159275（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】半導体基体の一主面に露出し、互いに独立
し、かつ対向するように設けられ、それぞれがソースお
よびドレイン領域として機能する一対の一導電型高不純
物濃度領域、 前記一対の一導電型高不純物濃度領域をそれぞれ取囲む
ように形成され、それらとの境界面にpn接合を形成する
一対の反対導電型高不純物濃度領域、および 前記一対の一導電型高不純物濃度領域間の露出面を覆う
ように、前記一主面上にゲート絶縁膜を介して形成され
たゲート電極を含むMOS型トランジスタと、 前記半導体基体内に形成され、前記反対導電型高不純物
濃度領域をベース領域とする他の半導体素子とを具備し
た複合半導体装置であって、 ゲート電極の下方で互いに対向する、各pn接合面および
反対導電型高不純物濃度領域の各拡散先端面は、それぞ
れゲート絶縁膜の端面と前記主面との接線を中心に実質
上相互に同心状であり、 前記互いに対向する反対導電型高不純物濃度領域の各拡
散先端領域は、半導体基体内のゲート電極下において相
互に交差し、 前記一対の一導電型高不純物濃度領域の間では、前記相
互に交差する反対導電型高不純物濃度領域の各拡散先端
領域からなる反対導電型低不純物濃度領域が前記一主面
に露出することを特徴とする複合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196957A JPH0758776B2 (ja) | 1986-08-22 | 1986-08-22 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196957A JPH0758776B2 (ja) | 1986-08-22 | 1986-08-22 | 複合半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6184401A Division JP2656731B2 (ja) | 1994-08-05 | 1994-08-05 | 複合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6353972A JPS6353972A (ja) | 1988-03-08 |
| JPH0758776B2 true JPH0758776B2 (ja) | 1995-06-21 |
Family
ID=16366459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196957A Expired - Lifetime JPH0758776B2 (ja) | 1986-08-22 | 1986-08-22 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758776B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2644879B2 (ja) * | 1989-03-13 | 1997-08-25 | 株式会社日立製作所 | 直動形ロータリサーボ弁並びにこれを用いた圧延機 |
| JPH0795596B2 (ja) * | 1989-10-23 | 1995-10-11 | 三菱電機株式会社 | サイリスタ及びその製造方法 |
| US5194394A (en) * | 1989-10-23 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
| JP2839595B2 (ja) * | 1989-11-30 | 1998-12-16 | 株式会社東芝 | 絶縁ゲート付きｇｔｏサイリスタ |
| US5336907A (en) * | 1991-10-31 | 1994-08-09 | Kabushiki Kaisha Toshiba | MOS gate controlled thyristor having improved turn on/turn off characteristics |
| CN106024869A (zh) * | 2016-05-24 | 2016-10-12 | 电子科技大学 | 一种功率半导体器件 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028982A (ja) * | 1973-07-16 | 1975-03-24 | ||
| JPS5377474A (en) * | 1976-12-21 | 1978-07-08 | Mitsubishi Electric Corp | Production of semiconductor device |
| JPS53159275U (ja) * | 1977-05-20 | 1978-12-13 | ||
| JPS5574168A (en) * | 1978-11-28 | 1980-06-04 | Oki Electric Ind Co Ltd | Pnpn switch |
| JPS5626471A (en) * | 1979-08-10 | 1981-03-14 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device |
| JPS58173A (ja) * | 1981-06-25 | 1983-01-05 | Oki Electric Ind Co Ltd | 半導体スイツチの製造方法 |
| DE3279662D1 (en) * | 1981-12-30 | 1989-06-01 | Thomson Components Mostek Corp | Triple diffused short channel device structure |
| JPS6074678A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-08-22 JP JP61196957A patent/JPH0758776B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6353972A (ja) | 1988-03-08 |
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