JPS6353972A - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPS6353972A JPS6353972A JP19695786A JP19695786A JPS6353972A JP S6353972 A JPS6353972 A JP S6353972A JP 19695786 A JP19695786 A JP 19695786A JP 19695786 A JP19695786 A JP 19695786A JP S6353972 A JPS6353972 A JP S6353972A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000002131 composite material Substances 0.000 title claims description 10
- 239000012535 impurity Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101100327050 Caenorhabditis elegans cbp-1 gene Proteins 0.000 description 1
- 235000009421 Myristica fragrans Nutrition 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000001115 mace Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に係り、特に、高耐圧と低しきい値
電圧を実現するのに好適なＭＯ８形半導体装置に関する
。
電圧を実現するのに好適なＭＯ８形半導体装置に関する
。
（従来の技術）
従来の絶縁ゲート型ターンオフサイリスタを、第８図に
示す。
示す。
本装置は、ｎベースとなる半導体基体１（例えば、ｎ型
シリコン基体）の一方の主表面に形成され、サイリスタ
のアノード（ｐエミッタ）となる領域２．他方の主表面
に形成されてサイリスタのｐベースとなる領域３．さら
にｐベース領域３内腎（、選択的拡散によって形成され
、サイリスタのｎ′カソード及び短絡用ＭＯ８）ランジ
スタ部のソースとなる領域６．及びＭＯＳ）ランジスタ
部のドレインとなる領域７より成る。
シリコン基体）の一方の主表面に形成され、サイリスタ
のアノード（ｐエミッタ）となる領域２．他方の主表面
に形成されてサイリスタのｐベースとなる領域３．さら
にｐベース領域３内腎（、選択的拡散によって形成され
、サイリスタのｎ′カソード及び短絡用ＭＯ８）ランジ
スタ部のソースとなる領域６．及びＭＯＳ）ランジスタ
部のドレインとなる領域７より成る。
更に％前記両領域６及び７間上に、両領域６及び７なら
びにｐベース領域３に跨って形成された薄いゲート絶縁
膜８（例えば Ｓｔｏｗ 膜）、その上のゲート電極１
２ （ｐゲートＧ）、領域６に形成されたカソード電極
１４．領域７と領域３８跨いで形成され、これら両者を
短絡するＰ、を極１３゜および領域２に形成されたアノ
ード′￥＆極１５８具備している。
びにｐベース領域３に跨って形成された薄いゲート絶縁
膜８（例えば Ｓｔｏｗ 膜）、その上のゲート電極１
２ （ｐゲートＧ）、領域６に形成されたカソード電極
１４．領域７と領域３８跨いで形成され、これら両者を
短絡するＰ、を極１３゜および領域２に形成されたアノ
ード′￥＆極１５８具備している。
このような複合型の絶縁ゲート型ターンオフサイリスタ
をＯＮさせるには、ＰＢｉｌ極１３極上３位にしてｐベ
ース領域３からｎ カソード電極６に電子を注入する。
をＯＮさせるには、ＰＢｉｌ極１３極上３位にしてｐベ
ース領域３からｎ カソード電極６に電子を注入する。
また、ＯＮ状態のサイリスタｆｅＯＦ Ｆする場合は・
ゲート電極１２を負から正の電位に切かえでゲート絶縁
膜８に接触するｐベース領域３をｎ型に反転させ、ｐベ
ース３とカソード６を、短絡用型［１３とドレイン７及
び上記反転層を介して電気的に短絡させる。
ゲート電極１２を負から正の電位に切かえでゲート絶縁
膜８に接触するｐベース領域３をｎ型に反転させ、ｐベ
ース３とカソード６を、短絡用型［１３とドレイン７及
び上記反転層を介して電気的に短絡させる。
なお、この慣のサイリスタ装置に関しては。
ｒＩＥＤＭＪ（インターナシ冒ナルエレクトロンデバイ
シズミーティング： ＩｎｔｅｒｎａｔｉｏｎａｌＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥＳ Ｍｅｅｔｉｎｇ
）１９８５年の第１５８頁から第１６１頁において論じ
られている。
シズミーティング： ＩｎｔｅｒｎａｔｉｏｎａｌＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥＳ Ｍｅｅｔｉｎｇ
）１９８５年の第１５８頁から第１６１頁において論じ
られている。
（発明が解決しようとする問題点）
上記従来例で示した絶縁ゲート型ターンオフサイリスタ
において、これをＯＦＦするためにゲート電極に印加す
る電圧は、ゲートを駆動する駆動回路を小型にするため
には、低い方が艮い。そのためには、ゲートに電圧を印
加してｐベース表面ｔ−ｎ型に反転させるしきい値電圧
が小さい方がよい。
において、これをＯＦＦするためにゲート電極に印加す
る電圧は、ゲートを駆動する駆動回路を小型にするため
には、低い方が艮い。そのためには、ゲートに電圧を印
加してｐベース表面ｔ−ｎ型に反転させるしきい値電圧
が小さい方がよい。
しきい値電圧は、ゲート下のゲート絶縁膜厚を薄くすれ
ば低くできるが、所定のゲート絶縁破壊耐圧を確保する
ためには、一定値以下に薄くはできないという制限があ
る。
ば低くできるが、所定のゲート絶縁破壊耐圧を確保する
ためには、一定値以下に薄くはできないという制限があ
る。
また、しきい値電圧を下げるもう一つの手段は、ゲート
下の絶縁膜８に隣接するｐベース領域（ＭＯＳトランジ
スタのチャンネル領域）３の表面における不純物濃ぜ（
以下、表面濃度という）を低。
下の絶縁膜８に隣接するｐベース領域（ＭＯＳトランジ
スタのチャンネル領域）３の表面における不純物濃ぜ（
以下、表面濃度という）を低。
くすることである。しかし、不純物の一丁を低くすると
ｐベースがパンチスルーし易くなり、；碩バイアス耐圧
が低下する。
ｐベースがパンチスルーし易くなり、；碩バイアス耐圧
が低下する。
前記のパンチスルーを避けるために、接合深さを深くす
ることも考えられるが、接合深さを深くしようとすると
必然的に大面積を占めるようＶＣｒｘす、回路の集積度
が低下するという、別の問題を生ずる。
ることも考えられるが、接合深さを深くしようとすると
必然的に大面積を占めるようＶＣｒｘす、回路の集積度
が低下するという、別の問題を生ずる。
本発明は、耐圧を低下させたり、集積度を小さくしたり
することなく１Ｍ０８）ランジスタ部のしきい値電圧を
低くできる。絶縁ゲート型ターンオフサイリスタやバイ
ポーラトランジスタなどの複合半導体装置を提供するこ
とを目的とするものである。
することなく１Ｍ０８）ランジスタ部のしきい値電圧を
低くできる。絶縁ゲート型ターンオフサイリスタやバイ
ポーラトランジスタなどの複合半導体装置を提供するこ
とを目的とするものである。
（問題点を解決するための手段）
上記目的は、半導体基体の一主面に露出する一導電型高
不純物濃度領域と、前記一導電製高不純物濃度内に、互
いに独立し、かつ対向して設けられ、それぞれがソース
およびドレインとして作用する２つの反対導電型高不純
物濃度領域と、前記２つの反対導電型高不純物濃度領域
およびこれら領域の間に挾まれてベース領域として作用
する一導電型高不純物濃度領域を覆うように、前記一主
面上に形成された絶縁体と、前記絶縁層の上に形成され
たゲート電極とよりなる複合半導体装置において、前記
２つの反対導電を高不純物濃度領域および一導電型高不
純物？！ｊｋＩｆ領域間に形成される接合面および、前
記一導電型高不純物一閾領域および半導体基体間の境界
面を、ゲート電極の下においては実質上同心状とし、ゲ
ート電極下の半導体基板表面におけるベース領域の不純
物濃閾を低くすることによって達成される。
不純物濃度領域と、前記一導電製高不純物濃度内に、互
いに独立し、かつ対向して設けられ、それぞれがソース
およびドレインとして作用する２つの反対導電型高不純
物濃度領域と、前記２つの反対導電型高不純物濃度領域
およびこれら領域の間に挾まれてベース領域として作用
する一導電型高不純物濃度領域を覆うように、前記一主
面上に形成された絶縁体と、前記絶縁層の上に形成され
たゲート電極とよりなる複合半導体装置において、前記
２つの反対導電を高不純物濃度領域および一導電型高不
純物？！ｊｋＩｆ領域間に形成される接合面および、前
記一導電型高不純物一閾領域および半導体基体間の境界
面を、ゲート電極の下においては実質上同心状とし、ゲ
ート電極下の半導体基板表面におけるベース領域の不純
物濃閾を低くすることによって達成される。
前記の構成は、ゲート電極下で対向する２つの反対導電
型高不純物ａ度領域およびこれらによって挾まれた一導
電型高不純物濃度領域を、一つの共通のマスクを用い、
二重拡散によって形成することで実現できろ。
型高不純物ａ度領域およびこれらによって挾まれた一導
電型高不純物濃度領域を、一つの共通のマスクを用い、
二重拡散によって形成することで実現できろ。
（作 用）
一般に−ＭＯ８）７ンジスタのしきい値電圧はゲート絶
縁膜厚及びゲート絶縁＠に接触するベース領域の表面濃
度によって決定される。しきい値電圧を下げるためには
、ゲート絶縁膜厚を薄くするか・ベース領域の表面製産
を下げればよい。
縁膜厚及びゲート絶縁＠に接触するベース領域の表面濃
度によって決定される。しきい値電圧を下げるためには
、ゲート絶縁膜厚を薄くするか・ベース領域の表面製産
を下げればよい。
このために、本発明においては、ＭＯＳ）ランジスタの
、互いに対向配置されるソースおよびドレイン、ならび
にこれらの間に挾まれるベース領域を、共通のマスクを
用いて、セルファライン的に二重拡散によって形成し、
その際、ベース領域を、ゲート部の両側からの横方向拡
散によって相互に接触させたり、あるいは相互間に低不
純物領域を介在させたりすることによって、ゲート電極
下のベース領域の表面ａｒｔを低く抑えるようにしてい
る。
、互いに対向配置されるソースおよびドレイン、ならび
にこれらの間に挾まれるベース領域を、共通のマスクを
用いて、セルファライン的に二重拡散によって形成し、
その際、ベース領域を、ゲート部の両側からの横方向拡
散によって相互に接触させたり、あるいは相互間に低不
純物領域を介在させたりすることによって、ゲート電極
下のベース領域の表面ａｒｔを低く抑えるようにしてい
る。
（実施例）
第１図に、本発明になる第１の実施例を示す。
この実施例は、ＩＣ用に作られた横型の絶縁ゲート型タ
ーンオフサイリスタである。
ーンオフサイリスタである。
ここで、アノード領域２およびｐベース領域３間の距離
は５５μｍ１本発明の特徴であるＭＯＳトランジスタ部
の２重拡散窓間距離！＆は１５μｍ、ｎ型基体ｌの比抵
抗は２０Ω−αである。
は５５μｍ１本発明の特徴であるＭＯＳトランジスタ部
の２重拡散窓間距離！＆は１５μｍ、ｎ型基体ｌの比抵
抗は２０Ω−αである。
アノード領域２．ｐ ベース領域３．４の表面１１第１
θ図のＣ）は５Ｘ１０’″ｃａ−”、拡散ｐｌ 深さは５μｍ、ｐ−ベース領域５０表面！ｉ電は５Ｘ１
０′６は−８，拡散深さは５μｍであり、ｎ＋型のカソ
ード領域６（ＭＯＳ）クンジスタのソース領域）及びＭ
ＯＳ）、）ンジスタのドレイン領域７０表面１し第１０
図のＣ３ｎ）は５Ｘ１０ ａｎ 。
θ図のＣ）は５Ｘ１０’″ｃａ−”、拡散ｐｌ 深さは５μｍ、ｐ−ベース領域５０表面！ｉ電は５Ｘ１
０′６は−８，拡散深さは５μｍであり、ｎ＋型のカソ
ード領域６（ＭＯＳ）クンジスタのソース領域）及びＭ
ＯＳ）、）ンジスタのドレイン領域７０表面１し第１０
図のＣ３ｎ）は５Ｘ１０ ａｎ 。
拡散深さは３μｍである。
またゲート下のｐメース（ｐ−ベース領＊５およびｐ
ベース領域３，４を含む）の最大表面製電（第１０図の
Ｃ、）はＩ Ｘ １０” ｃｔＬ−” 、ゲーｐ ト絶縁膜８の厚さは０．１μｍである。
ベース領域３，４を含む）の最大表面製電（第１０図の
Ｃ、）はＩ Ｘ １０” ｃｔＬ−” 、ゲーｐ ト絶縁膜８の厚さは０．１μｍである。
このサイリスタは、アノード領域２− ｎベース領域１
−ｐ ベース領域３−ｎ 工１ツタ領域６でサイリ
スタ動作をする。
−ｐ ベース領域３−ｎ 工１ツタ領域６でサイリ
スタ動作をする。
これ８ＯＮＦせるには、ＰＢ 端子からｐ ベース領
域４．ｐ−ベース領域５を介してｐ°ベース領域３に電
流を供給し、駆動させろ。
域４．ｐ−ベース領域５を介してｐ°ベース領域３に電
流を供給し、駆動させろ。
また、これをＯＦＦさせるときは、ゲートＧに正の電圧
を印加し、ＭＯＳ）ランジスタ部のソース（サイリスタ
のｎ＋エミッタ）６とドレイン７＋ 間のｐ ベース領域３−ｐ−ベース領域５−ｐ＋ベース
領域４にｎチャンネルを形成させる。
を印加し、ＭＯＳ）ランジスタ部のソース（サイリスタ
のｎ＋エミッタ）６とドレイン７＋ 間のｐ ベース領域３−ｐ−ベース領域５−ｐ＋ベース
領域４にｎチャンネルを形成させる。
これにより、ｎ 工くツタ６と ｐ＋ベース３とを短絡
され、サイリスタはＯＦＦ状態になる。
され、サイリスタはＯＦＦ状態になる。
次に、本発明の絶縁ゲートａターンオアサイリスタのう
ち、ＭＯＳ）ランジスタ部の製造方法の概要を説明する
。
ち、ＭＯＳ）ランジスタ部の製造方法の概要を説明する
。
先ず、第２図のように、サイリスタのｎ型基体１中にｐ
ベースとなる側の主表面中に、ＭＯＳ）ランジスタのｐ
ベースの一部となるｐ−領域５をｐ型不純物を用いて形
成する。そのとき、後の工種で拡散マスクとして使用す
る熱酸化膜１６も同時に形成する。
ベースとなる側の主表面中に、ＭＯＳ）ランジスタのｐ
ベースの一部となるｐ−領域５をｐ型不純物を用いて形
成する。そのとき、後の工種で拡散マスクとして使用す
る熱酸化膜１６も同時に形成する。
つづいて、第３図のように、ＭＯＳ）ランジスタのチャ
ンネル領域となるべきところ以外のｐ−ベース領域５上
の熱酸化＠１６ｆホトエツチングを用いて選択的に除去
し、ｐ型不純物を拡散してサイリスタのｐ ベース領域
３．４を形成する。
ンネル領域となるべきところ以外のｐ−ベース領域５上
の熱酸化＠１６ｆホトエツチングを用いて選択的に除去
し、ｐ型不純物を拡散してサイリスタのｐ ベース領域
３．４を形成する。
このとき、−ベース領域３，４は横方向拡散によって熱
酸化膜１６の下にまで広がると共に。
酸化膜１６の下にまで広がると共に。
第４図に示したように、ｐ ベース３．４上Ｋ。
熱酸化膜（＠厚ｔ。ｘ２）が、ｐ′″領域上の酸化膜厚
ｔ。ｘｌより薄く形成される。
ｔ。ｘｌより薄く形成される。
つづいて、ＭＯＳ）ランジスタ部のソース（サイリスタ
のカソード）６及びドレインの対向する領域以外は、レ
ジスト３２をマスクとし、マター力、ソース及びドレイ
ンが対向する領域は、上述した酸化膜厚ｔ １とｔ ２
の差を利用して、僚ＯＸ Ｏ！ 化嘆厚ｔ。ｘ２０分だけ酸化膜１６を除去し、拡散用窓
６Ａ、７Ａ８形成する。
のカソード）６及びドレインの対向する領域以外は、レ
ジスト３２をマスクとし、マター力、ソース及びドレイ
ンが対向する領域は、上述した酸化膜厚ｔ １とｔ ２
の差を利用して、僚ＯＸ Ｏ！ 化嘆厚ｔ。ｘ２０分だけ酸化膜１６を除去し、拡散用窓
６Ａ、７Ａ８形成する。
さらに、第５図のように残った酸化膜１６をマスクとし
て、拡散用窓６Ａ、７Ａからｎ型の不純物を拡散するこ
とにより、ＭＯＳ）ランジスタのソースとなる領域６及
びドレインとなる領域７が同時に形成される。
て、拡散用窓６Ａ、７Ａからｎ型の不純物を拡散するこ
とにより、ＭＯＳ）ランジスタのソースとなる領域６及
びドレインとなる領域７が同時に形成される。
このように、ゲート電極の下で対向する２つのｐ＋ベー
ス領域３，４と、ソース及びドレインとなるｎ 型領域
６，７が同一の酸化膜１６をマスクとして拡散、形成さ
れる点に本発明の特徴がある。
ス領域３，４と、ソース及びドレインとなるｎ 型領域
６，７が同一の酸化膜１６をマスクとして拡散、形成さ
れる点に本発明の特徴がある。
これにより、ｐ−領域５とｐ 領域３，４との境界面、
ならびにｎ′領域６とｐ 領域３間の接合・およびｎ
領域７とｐ 領域４間の接合がそれぞれ同心状となり、
チャンネル領域の表面濃度を低くすることができろ。
ならびにｎ′領域６とｐ 領域３間の接合・およびｎ
領域７とｐ 領域４間の接合がそれぞれ同心状となり、
チャンネル領域の表面濃度を低くすることができろ。
その後、第１図に示したように、所定のゲート酸化膜８
．＠極１２． １３．１４ 、１５を各々の該当領域に
形成することにより（但し、アノード領域２はｐ ベー
ス形成時と同時に形成している入渠１図に示したような
横形の絶縁ゲート型ターンオフサイリスタの第１の実施
例を得ろ。
．＠極１２． １３．１４ 、１５を各々の該当領域に
形成することにより（但し、アノード領域２はｐ ベー
ス形成時と同時に形成している入渠１図に示したような
横形の絶縁ゲート型ターンオフサイリスタの第１の実施
例を得ろ。
この絶縁ゲート型ターンオフサイリスタのＭＯＳトラン
ジスタ部のしきい値電圧は 約３Ｖ、オフ時にかけるゲ
ート電圧は １０ Ｖであり、またサイリスタとし、て
の頑及び逆耐圧は ３５０ｖであった。
ジスタ部のしきい値電圧は 約３Ｖ、オフ時にかけるゲ
ート電圧は １０ Ｖであり、またサイリスタとし、て
の頑及び逆耐圧は ３５０ｖであった。
ゲート絶縁膜下のソース→ドレイン間の表面濃度の代表
的な例を、従来型の場合を第９図に、また本発明の場合
を第１０図に示す。
的な例を、従来型の場合を第９図に、また本発明の場合
を第１０図に示す。
従来構造の場合、第９図に示したように、しきい値電圧
を決定するｐベースの表面濃度は・Ｃ８，１である。
を決定するｐベースの表面濃度は・Ｃ８，１である。
一方、本発明においては、共通拡散窓（セルファライン
）からｐ及びｎ型不純物８２重拡散し、ｐベース領域を
マスク下の横方向拡散で形成することにより、ｐベース
領域の表面最犬濃ぜは、同じ拡散プロセスを用いても、
前記ＣＢｐ１ より低いＣ８，２にできる。その結果、
しきい値電圧を下げろことができろ。
）からｐ及びｎ型不純物８２重拡散し、ｐベース領域を
マスク下の横方向拡散で形成することにより、ｐベース
領域の表面最犬濃ぜは、同じ拡散プロセスを用いても、
前記ＣＢｐ１ より低いＣ８，２にできる。その結果、
しきい値電圧を下げろことができろ。
また、この濃度Ｃは、この二つの２重拡散ｐ２
の縦方向のｐベースの最大濃度とほぼ同程度にできろ。
このため、本発明によるＭＯＳ）り／ジスタをｆ４バイ
アスした場合に、ｐベースとｎベース間の接合部に形成
される空乏層がｎ カソードに到達することはない。そ
れ故に、従来構造に比べて耐圧が低下することもない。
アスした場合に、ｐベースとｎベース間の接合部に形成
される空乏層がｎ カソードに到達することはない。そ
れ故に、従来構造に比べて耐圧が低下することもない。
従って、本発明によれば、耐圧を低下することなく、し
きい値電圧を小さくすることができる。
きい値電圧を小さくすることができる。
第６図は本発明による第２の実施例の絶縁ゲート型ター
ンオフサイリスタである。
ンオフサイリスタである。
この構造は、第１の実施例のＭＯＳ）ランジスタ部から
、ｐ−ベース層５を除去し、ＭＯＳ）ランジスタのｐベ
ースをｐ 層３，４のみで形成するものである。
、ｐ−ベース層５を除去し、ＭＯＳ）ランジスタのｐベ
ースをｐ 層３，４のみで形成するものである。
この実施例は、第１の実施例において、ＭＯＳトランジ
スタ部のチャンネル頭域である、２つの＋ ｐ ベース領域３．および４がゲート絶縁膜８下の基体
表面において互いＩＣ接触、ｔｆするようにしたもので
ある。
スタ部のチャンネル頭域である、２つの＋ ｐ ベース領域３．および４がゲート絶縁膜８下の基体
表面において互いＩＣ接触、ｔｆするようにしたもので
ある。
すなわち、第２の実施例では、ＭＯＳ）？ンジスタ部の
ソース６及びドレイン７間の、二つのｐ＋ベース領域３
及び４とｎ″領域６及び７の２重拡散用マスク（ゲート
絶縁膜８）の幅ｌ と、ｐ＋ベ−ス層３，４の拡散深さ
をＸ ｊ ｐ （としたときの、両拡散窓端から横方向
に、前記マスクの内方に拡散し、２つのｐ ベース層３
，４が互いに接触する距離１． ｌすなわち２ ×Ｘ
ｊｐ ｌとの間に、１、 ＞ １５ ・・・・・・
・・・・・・・・・−・・・・・・曲・・・・・・ （
１）の関係をもたせ、さらに、ソース６およびドレイン
７のｎ 拡散深さｆｃｘ ｊｎ １としたときの、両拡
散窓から横方向に、前記マスクの内方に拡散し、ソース
およびドレインが接触する距離ｊ２、すなわち２×ｘｊ
ｎＩ との間に、 ｔ ＞ｔ ・・・・・・・・・・・・・・・・
・・・・・曲・−・・・・・・・・・・・ ＋２１！ｂ の関係をもたせろように、各部の寸法や材料・定数、処
理時間などが設定されている。
ソース６及びドレイン７間の、二つのｐ＋ベース領域３
及び４とｎ″領域６及び７の２重拡散用マスク（ゲート
絶縁膜８）の幅ｌ と、ｐ＋ベ−ス層３，４の拡散深さ
をＸ ｊ ｐ （としたときの、両拡散窓端から横方向
に、前記マスクの内方に拡散し、２つのｐ ベース層３
，４が互いに接触する距離１． ｌすなわち２ ×Ｘ
ｊｐ ｌとの間に、１、 ＞ １５ ・・・・・・
・・・・・・・・・−・・・・・・曲・・・・・・ （
１）の関係をもたせ、さらに、ソース６およびドレイン
７のｎ 拡散深さｆｃｘ ｊｎ １としたときの、両拡
散窓から横方向に、前記マスクの内方に拡散し、ソース
およびドレインが接触する距離ｊ２、すなわち２×ｘｊ
ｎＩ との間に、 ｔ ＞ｔ ・・・・・・・・・・・・・・・・
・・・・・曲・−・・・・・・・・・・・ ＋２１！ｂ の関係をもたせろように、各部の寸法や材料・定数、処
理時間などが設定されている。
本発明者らの実験例では、ｌｂ を７μｍとし、その
他は第１の実施例と同じに設計した。
他は第１の実施例と同じに設計した。
第２実施例装置の特徴は、ｐ″′′層５成するプロセス
が要らないので、第１の実施例に較べてプロセスが簡単
であることと、ＭＯＳトランジスタのｐベースの長さ、
つまり、ゲート長を短くできるので、相互フンダクタン
スを第１の実施例より大きくできることである。
が要らないので、第１の実施例に較べてプロセスが簡単
であることと、ＭＯＳトランジスタのｐベースの長さ、
つまり、ゲート長を短くできるので、相互フンダクタン
スを第１の実施例より大きくできることである。
第１及び第２の実施例は、明らかなように、縦型の絶縁
ゲート製ターンオフサイリスタにも適用できろ。このた
めには、第１および第６図において、餉アノード領域を
ｎ 領域３８の下側に設ければよい。
ゲート製ターンオフサイリスタにも適用できろ。このた
めには、第１および第６図において、餉アノード領域を
ｎ 領域３８の下側に設ければよい。
第７図は、本発明のＭＯＳ）、）ンジスタ部を応用した
、第３の実施例を示す。
、第３の実施例を示す。
この実施例はＭＯＳゲート型パイボークトランジスタで
ある。
ある。
この装置は、１つのバイポーラトランジスタを構成する
ｎエミッタ領域２１、ｐ＋ベース領域１Ｂ。
ｎエミッタ領域２１、ｐ＋ベース領域１Ｂ。
ｎ−コレクタ基体１７およびｎ コレクタｉ！１３８よ
り成る。
り成る。
そしてさらに、第１のＭＯＳ）ランジスタ部のケート部
ＧｌＱ下に、ソースをバイボーラド２ンジスタのｎエミ
ッタ領域２１と共通とし、ｐパー１部を、本発明の方法
によって、ｐ ベース領域１８− ｐ−ベース領域２０
−ｐ ベース領域１９より形成し、さらに ｎ ドレイ
ン領域２２およびｐ” ベース領域を１穫２８によって
短絡している。
ＧｌＱ下に、ソースをバイボーラド２ンジスタのｎエミ
ッタ領域２１と共通とし、ｐパー１部を、本発明の方法
によって、ｐ ベース領域１８− ｐ−ベース領域２０
−ｐ ベース領域１９より形成し、さらに ｎ ドレイ
ン領域２２およびｐ” ベース領域を１穫２８によって
短絡している。
この場合、ソース２１およびドレイン２２０対向する端
０４では、同一マスクを用いろ二重拡散によって、前記
ソース２１．ドレイン２２ 、およびｐ＋ベース領域１
８．１９が形成される。
０４では、同一マスクを用いろ二重拡散によって、前記
ソース２１．ドレイン２２ 、およびｐ＋ベース領域１
８．１９が形成される。
第２のＭＯ３’）ランジスタ部は、ベース領域１８を共
通とし・ソース領域２３とベースＭ域ｌｓとを電極３１
Ｋより短絡すると共に、ドレインをｎ−コレクタと共
通にすることで形成している。この場合、ドレイン１７
に対向するソース領域２３は、ｐ＋ベース領域端の酸化
膜を利用し、同一マスクを用いる二重波ｉｋＫより形成
する。
通とし・ソース領域２３とベースＭ域ｌｓとを電極３１
Ｋより短絡すると共に、ドレインをｎ−コレクタと共
通にすることで形成している。この場合、ドレイン１７
に対向するソース領域２３は、ｐ＋ベース領域端の酸化
膜を利用し、同一マスクを用いる二重波ｉｋＫより形成
する。
ここで・ ｐ 領域１８及び１９．ｐ−領域２０゜ｎ＋
領域２１． ２２．２３ 、さらにＧ１ゲート部のＭＯ
Ｓ）？ンジスタ部などの構造及び各々の濃度等は、第１
の実施例の対応する部分と同じである。
領域２１． ２２．２３ 、さらにＧ１ゲート部のＭＯ
Ｓ）？ンジスタ部などの構造及び各々の濃度等は、第１
の実施例の対応する部分と同じである。
このトランジスタをＯＮにするときは・ゲートＧ２に正
の電位、ゲー）Ｇｌに負の電位を与えてゲー）Ｇ２側の
第２のＭＯＳ）ランジスタだけをＯＮにする。これによ
って、ｐ ベース１８とｎ−コレクタ１７が短絡し、バ
イポー２トランジスタにベース電流が供給されてＯＮに
なる。
の電位、ゲー）Ｇｌに負の電位を与えてゲー）Ｇ２側の
第２のＭＯＳ）ランジスタだけをＯＮにする。これによ
って、ｐ ベース１８とｎ−コレクタ１７が短絡し、バ
イポー２トランジスタにベース電流が供給されてＯＮに
なる。
またこのトランジスタをＯＦＦにするときは、Ｇ２ゲー
トに負の電位、Ｇｌゲートに正の電位を与えて、ゲー）
Ｇｌ側の第１のＭＯＳトランジスタ部だけを０ＮＶＣす
る。その結果、パイポー２トクンジスタのエミッタ２１
とベース１８が短絡し、このトランジスタはＯＦＦにな
る。
トに負の電位、Ｇｌゲートに正の電位を与えて、ゲー）
Ｇｌ側の第１のＭＯＳトランジスタ部だけを０ＮＶＣす
る。その結果、パイポー２トクンジスタのエミッタ２１
とベース１８が短絡し、このトランジスタはＯＦＦにな
る。
第７図の実施例において、第１のＭ ＯＳ トランジス
タは、本発明にしたがって、共通マスクを用いろ二重拡
散によって形成しているので、ｐベースの表面濃度を低
（でき、ゲート駆１ａ Ｎ圧を低くすることができろ。
タは、本発明にしたがって、共通マスクを用いろ二重拡
散によって形成しているので、ｐベースの表面濃度を低
（でき、ゲート駆１ａ Ｎ圧を低くすることができろ。
もちろん、このＭＯＳ）；ｙンジスタ部を、第２の実施
例（第６図）と同様の方法で形成しても、同じ効果が得
られる。
例（第６図）と同様の方法で形成しても、同じ効果が得
られる。
な自１以上では、ｎチャンネルＭＯＳトランジスタを複
合した半導体装置を例にあげて説明したが１本発明がｐ
チャンネルＭＯ８）ランジスタを複合したものにも適用
できろことは、当然である。
合した半導体装置を例にあげて説明したが１本発明がｐ
チャンネルＭＯ８）ランジスタを複合したものにも適用
できろことは、当然である。
（発明の効果）
本発明によれば、絶縁ゲート下のｐベースのチャンネル
領域を、耐圧を低下することなく、従来構造の場合より
も低公麿に形成できるので、絶縁ゲート型ターンオフサ
イリスタのＯＦＦ駆動電圧を低電圧化する効果がある。
領域を、耐圧を低下することなく、従来構造の場合より
も低公麿に形成できるので、絶縁ゲート型ターンオフサ
イリスタのＯＦＦ駆動電圧を低電圧化する効果がある。
第１図、第６図、第７図は、それぞれ本発明による第１
及び第２１第３の実施例の断面図、第２図〜第５図は本
発明の製造方法の説明図、第８図は従来構造の絶縁ゲー
ト凰ターンオフサイリスタの断面図、第９図、第１Ｏ図
は従来例および本発明製電におけろ底面不純物＠窄分布
図である。 １・・・ｎ型シリコン基体、 ２・・・ｐ アノード
領域、 ３，４，１８．１９・・・ｐ＋ベース領域、５
．２０・・・ｐ−ベース領域、 ８．２４．２６・・
・ゲート絶縁膜・ ９．１０，１１，２５・・・絶縁膜
。 １２．１３，１４，１５，２７，２８，２９．３０・・
・電極
及び第２１第３の実施例の断面図、第２図〜第５図は本
発明の製造方法の説明図、第８図は従来構造の絶縁ゲー
ト凰ターンオフサイリスタの断面図、第９図、第１Ｏ図
は従来例および本発明製電におけろ底面不純物＠窄分布
図である。 １・・・ｎ型シリコン基体、 ２・・・ｐ アノード
領域、 ３，４，１８．１９・・・ｐ＋ベース領域、５
．２０・・・ｐ−ベース領域、 ８．２４．２６・・
・ゲート絶縁膜・ ９．１０，１１，２５・・・絶縁膜
。 １２．１３，１４，１５，２７，２８，２９．３０・・
・電極
Claims (4)
- （１）半導体基体の一主面に露出する一導電型高不純物
濃度領域と、前記一導電型高不純物濃度領域内に、互い
に独立し、かつ対向して設けられ、それぞれがソースお
よびドレインとして作用する２つの反対導電型高不純物
濃度領域と、前記２つの反対導電型高不純物濃度領域お
よび、これら領域の間に挾まれてベース領域として作用
する一導電型高不純物濃度領域を覆うように、前記一主
面上に形成された絶縁層と、前記絶縁層の上に形成され
たゲート電極とよりなる複合半導体装置において、 前記２つの反対導電型高不純物濃度領域および一導電型
高不純物濃度領域間に形成される接合面および、前記一
導電型高不純物濃度領域と半導体基体との境界面が、ゲ
ート電極の下においては実質上同心状であることを特徴
とする複合半導体装置。 - （２）前記一導電型高不純物濃度領域およびゲート電極
下で互いに対向する２つの反対導電型高不純物濃度領域
が、共通のマスクを用いる二重拡散によって形成された
ことを特徴とする前記特許請求の範囲第１項記載の複合
半導体装置。 - （３）前記２つの反対導電型高不純物濃度領域によって
挾まれたベース領域は、ゲート電極下の前記一主面にお
いて、前記一導電型高不純物濃度領域のみによって形成
されたことを特徴とする前記特許請求の範囲第２項記載
の複合半導体装置。 - （４）前記２つの反対導電型高不純物濃度領域によって
挾まれたベース領域は、ゲート電極下の前記一主面にお
いて、中央部に一導電型低不純物濃度領域を含む前記一
導電型高不純物濃度領域によって形成されたことを特徴
とする前記特許請求の範囲第２項記載の複合半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196957A JPH0758776B2 (ja) | 1986-08-22 | 1986-08-22 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196957A JPH0758776B2 (ja) | 1986-08-22 | 1986-08-22 | 複合半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6184401A Division JP2656731B2 (ja) | 1994-08-05 | 1994-08-05 | 複合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6353972A true JPS6353972A (ja) | 1988-03-08 |
| JPH0758776B2 JPH0758776B2 (ja) | 1995-06-21 |
Family
ID=16366459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196957A Expired - Lifetime JPH0758776B2 (ja) | 1986-08-22 | 1986-08-22 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758776B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0424710A2 (en) * | 1989-10-23 | 1991-05-02 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
| US5040569A (en) * | 1989-03-13 | 1991-08-20 | Hitachi, Ltd. | Direct-operated servo valve, fluid pressure servo mechanism and control method for the direct-operated servo valve |
| US5194394A (en) * | 1989-10-23 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
| US5210432A (en) * | 1989-11-30 | 1993-05-11 | Kabushiki Kaisha Toshiba | Insulated gate gto thyristor |
| US5336907A (en) * | 1991-10-31 | 1994-08-09 | Kabushiki Kaisha Toshiba | MOS gate controlled thyristor having improved turn on/turn off characteristics |
| CN106024869A (zh) * | 2016-05-24 | 2016-10-12 | 电子科技大学 | 一种功率半导体器件 |
Citations (8)
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| JPS53159275U (ja) * | 1977-05-20 | 1978-12-13 | ||
| JPS5574168A (en) * | 1978-11-28 | 1980-06-04 | Oki Electric Ind Co Ltd | Pnpn switch |
| JPS5626471A (en) * | 1979-08-10 | 1981-03-14 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device |
| JPS58173A (ja) * | 1981-06-25 | 1983-01-05 | Oki Electric Ind Co Ltd | 半導体スイツチの製造方法 |
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| JPS6074678A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-08-22 JP JP61196957A patent/JPH0758776B2/ja not_active Expired - Lifetime
Patent Citations (8)
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| JPS5028982A (ja) * | 1973-07-16 | 1975-03-24 | ||
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| JPS58173A (ja) * | 1981-06-25 | 1983-01-05 | Oki Electric Ind Co Ltd | 半導体スイツチの製造方法 |
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| EP0424710A2 (en) * | 1989-10-23 | 1991-05-02 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
| US5091766A (en) * | 1989-10-23 | 1992-02-25 | Mitsubishi Denki Kabushiki Kaisha | Thyristor with first and second independent control electrodes |
| US5194394A (en) * | 1989-10-23 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
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| CN106024869A (zh) * | 2016-05-24 | 2016-10-12 | 电子科技大学 | 一种功率半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758776B2 (ja) | 1995-06-21 |
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