JPS6217389B2 - - Google Patents
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- JPS6217389B2 JPS6217389B2 JP53115349A JP11534978A JPS6217389B2 JP S6217389 B2 JPS6217389 B2 JP S6217389B2 JP 53115349 A JP53115349 A JP 53115349A JP 11534978 A JP11534978 A JP 11534978A JP S6217389 B2 JPS6217389 B2 JP S6217389B2
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- Japan
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- region
- conductivity type
- gate
- jfet
- semiconductor layer
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- Expired
Links
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- 239000000758 substrate Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims 1
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- 238000009792 diffusion process Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
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Description
【発明の詳細な説明】
本発明は接合型電界効果トランジスタ、特に多
数のチヤンネルを有する接合型電界効果トランジ
スタに関する。
数のチヤンネルを有する接合型電界効果トランジ
スタに関する。
接合型電界効果トランジスタ（以後JFETと略
記する）における相互コンダクタンスgm0は次式
の様に表わされる。
記する）における相互コンダクタンスgm0は次式
の様に表わされる。
gm0≒2a・ｅ・μｎ・Nc・Ｚ／ｌ ……(1)
但し、2aはチヤンネル厚さ、ｅは電子電荷、μ
ｎは移動度、Ncはチヤンネル領域の不純物濃
度、ｌはゲート長さ、Ｚはゲート幅である。
ｎは移動度、Ncはチヤンネル領域の不純物濃
度、ｌはゲート長さ、Ｚはゲート幅である。
従来のJFETにおいては、相互コンダクタンス
を大きくするためにＺ／ｌ比、Ncおよび2aを大
きくする必要があつた。しかしながらＺ／ｌ比を
大きくするためには、ゲート長さｌの下限が写真
蝕刻法にて歩留りよく再現するにはいぜい２μｍ
程度であるので、Ｚを大きくしなければならず、
よつて素子パターンを大きくする必要があつた。
を大きくするためにＺ／ｌ比、Ncおよび2aを大
きくする必要があつた。しかしながらＺ／ｌ比を
大きくするためには、ゲート長さｌの下限が写真
蝕刻法にて歩留りよく再現するにはいぜい２μｍ
程度であるので、Ｚを大きくしなければならず、
よつて素子パターンを大きくする必要があつた。
また、チヤンネル領域の不純物濃度Ncを大き
くすると、ドレイン領域とソース領域の不純物濃
度もNcと同一であるため逆耐電圧は低下する。
さらに、チヤンネル厚さ2aと閾値電圧ＶTとの間
には次の関係がある。
くすると、ドレイン領域とソース領域の不純物濃
度もNcと同一であるため逆耐電圧は低下する。
さらに、チヤンネル厚さ2aと閾値電圧ＶTとの間
には次の関係がある。
2a＝（８εpεsＶT／Nc・ｅ）1/2 ……(2)
但し、εpは真空誘電率、εsはチヤンネルを構
成する物質の比誘電率である。従つて、チヤンネ
ル厚さ2aを大きくすると閾値電圧ＶTも大きくな
り、JFETを動作するために大きな電圧を要する
ため回路上好ましくない。
成する物質の比誘電率である。従つて、チヤンネ
ル厚さ2aを大きくすると閾値電圧ＶTも大きくな
り、JFETを動作するために大きな電圧を要する
ため回路上好ましくない。
本発明の目的はドレイン・ゲート間およびソー
ス・ゲート間の逆耐電圧の低下や素子パターンお
よび閾値電圧を大きくするような犠性を払うこと
なく、相互コンダタンスの大きな低価格のJFET
を提供することである。
ス・ゲート間の逆耐電圧の低下や素子パターンお
よび閾値電圧を大きくするような犠性を払うこと
なく、相互コンダタンスの大きな低価格のJFET
を提供することである。
以下実施例に従つて図面を用いて本発明の説明
とする。
とする。
第１図ａおよびｂは従来のＮチヤンネルJFET
の実例を示すそれぞれ模式的平面図およびＸ―
X′方向断面図である。不純物濃度が1019／cm3程度
のＰ型半導体基板１上に形成された厚さ数μｍ、
不純物濃度1015／cm3程度のＮ型エピタキシヤル層
２の表面からＰ型半導体基板１に達するまでＰ型
不純物、例えばボロンを選択的に拡散して、Ｐ型
半導体基板裏面からのゲート取り出し領域３（不
純物濃度は1019／cm3程度）を形成し、さらに前記
エピタキシヤル層２の表面から選択的にＰ型不純
物を拡散してゲート領域４（不純物濃度は1020／
cm3程度）を形成する。このときゲート取り出し領
域３とゲート領域４を拡散時に短絡させる必要が
ある。しかるのちに前記エピタキシヤル層２表面
より、例えばリンなどのＮ型拡散不純物を選択的
に拡散して不純物濃度1020／cm3程度のソース領域
５、ドレイン領域６を形成し、従来のＮチヤンネ
ルJFETが完成する。７は酸化膜である。この場
合、相互コンダクタンスおよび閾値電圧は前式(1)
(2)によつて決定される。
の実例を示すそれぞれ模式的平面図およびＸ―
X′方向断面図である。不純物濃度が1019／cm3程度
のＰ型半導体基板１上に形成された厚さ数μｍ、
不純物濃度1015／cm3程度のＮ型エピタキシヤル層
２の表面からＰ型半導体基板１に達するまでＰ型
不純物、例えばボロンを選択的に拡散して、Ｐ型
半導体基板裏面からのゲート取り出し領域３（不
純物濃度は1019／cm3程度）を形成し、さらに前記
エピタキシヤル層２の表面から選択的にＰ型不純
物を拡散してゲート領域４（不純物濃度は1020／
cm3程度）を形成する。このときゲート取り出し領
域３とゲート領域４を拡散時に短絡させる必要が
ある。しかるのちに前記エピタキシヤル層２表面
より、例えばリンなどのＮ型拡散不純物を選択的
に拡散して不純物濃度1020／cm3程度のソース領域
５、ドレイン領域６を形成し、従来のＮチヤンネ
ルJFETが完成する。７は酸化膜である。この場
合、相互コンダクタンスおよび閾値電圧は前式(1)
(2)によつて決定される。
次に第２図ａおよびｂに本発明の一実施例を示
すそれぞれ模式的平面図およびＸ―X′方向断面
図を示す。従来のJFETとの相違を説明すれば図
ａより中空六角柱状のゲート領域４を有してい
る。このためソース領域５はゲート領域４により
六面より囲まれることになる。またドレイン領域
６はゲート領域４によつて画成された三角柱状領
域内に設けられている。よつて、Ｐ型半導体基板
１とゲート領域４とによつて画成されるチヤンネ
ル領域は各々のソース領域に対して、六面に配置
されそれぞれ一つのドレイン領域が配置さてい
る。図ａに於いては中空六角柱の中空部にソース
領域が設けられているが、これはドレイン領域と
し、三角柱内部にソース領域を設けても構わな
い。なお、ソース領域およびドレイン領域をそれ
ぞれ共通に接続するソース電極およびドレイン電
極の図示は省略した。
すそれぞれ模式的平面図およびＸ―X′方向断面
図を示す。従来のJFETとの相違を説明すれば図
ａより中空六角柱状のゲート領域４を有してい
る。このためソース領域５はゲート領域４により
六面より囲まれることになる。またドレイン領域
６はゲート領域４によつて画成された三角柱状領
域内に設けられている。よつて、Ｐ型半導体基板
１とゲート領域４とによつて画成されるチヤンネ
ル領域は各々のソース領域に対して、六面に配置
されそれぞれ一つのドレイン領域が配置さてい
る。図ａに於いては中空六角柱の中空部にソース
領域が設けられているが、これはドレイン領域と
し、三角柱内部にソース領域を設けても構わな
い。なお、ソース領域およびドレイン領域をそれ
ぞれ共通に接続するソース電極およびドレイン電
極の図示は省略した。
従来のJFETにおいてはソース・ドレイン領域
は両面より形成されるため、本発明JFETは従来
のそれに比し2.5倍以上のチヤンネル領域を有し
ている。従つて、実効のゲート幅が2.5倍以上に
なり、前式(1)より、相互コンダクタンスは約2.5
倍になることが分る。また、閾値電圧はゲート幅
に関係なく従来のJFETと同一にすることができ
る。このことは同一の閾値電圧において相互コン
ダクタンスが約2.5倍になるため回路上の特性向
上を可能にするものである。さらに、本発明
JFETにより従来JFETと相互コンダクタンスを
同一にするならば有効素子面積が小さくできるた
め、チツプを小さくすることができ、低価格、低
容量化が計れる。
は両面より形成されるため、本発明JFETは従来
のそれに比し2.5倍以上のチヤンネル領域を有し
ている。従つて、実効のゲート幅が2.5倍以上に
なり、前式(1)より、相互コンダクタンスは約2.5
倍になることが分る。また、閾値電圧はゲート幅
に関係なく従来のJFETと同一にすることができ
る。このことは同一の閾値電圧において相互コン
ダクタンスが約2.5倍になるため回路上の特性向
上を可能にするものである。さらに、本発明
JFETにより従来JFETと相互コンダクタンスを
同一にするならば有効素子面積が小さくできるた
め、チツプを小さくすることができ、低価格、低
容量化が計れる。
本発明JFETはマスク状のパターン変更を行う
だけで製造工程は従来と同じである。
だけで製造工程は従来と同じである。
以上のように同一チツプサイズにて逆耐電圧お
よび閾値電圧の低下を招くことなく相互コンダク
タンスの大きな、低価格低容量のJFETを実現す
ることが出来る。
よび閾値電圧の低下を招くことなく相互コンダク
タンスの大きな、低価格低容量のJFETを実現す
ることが出来る。
以上、ＮチヤンネルJFETについて説明した
が、ＰチヤンネルJFETに本発明を適用しうるこ
と、半導体としてはシリコンやGaAs等に特定さ
れるものではないことは言うまでもない。
が、ＰチヤンネルJFETに本発明を適用しうるこ
と、半導体としてはシリコンやGaAs等に特定さ
れるものではないことは言うまでもない。
第１図ａおよびｂは従来のJFETにおけるそれ
ぞれ模式的平面図およびＸ―X′方向の模式的断
面図、第２図ａおよびｂは本発明JFETの一実施
例を示すそれぞれ模式的平面図およびＸ―X′方
向の模式的断面図である。 １…Ｐ型半導体基板、２…Ｎ型エピタキシヤル
層、３…P+型ゲート取り出し領域、４…P+型ゲ
ート領域、５…N+型ソース領域、６…N+型ドレ
イン領域、７…酸化膜。
ぞれ模式的平面図およびＸ―X′方向の模式的断
面図、第２図ａおよびｂは本発明JFETの一実施
例を示すそれぞれ模式的平面図およびＸ―X′方
向の模式的断面図である。 １…Ｐ型半導体基板、２…Ｎ型エピタキシヤル
層、３…P+型ゲート取り出し領域、４…P+型ゲ
ート領域、５…N+型ソース領域、６…N+型ドレ
イン領域、７…酸化膜。
Claims (1)
- １ 一導電型半導体基板上に逆導電型半導体層が
設けられ、該逆導電型半導体層に設けられかつ半
導体基板と周縁部で電気的に接続される手段を備
えた一導電型ゲート領域、該ゲート領域の両側に
設けられたドレイン領域およびソース領域を備え
た接合型電界効果トランジスタにおいて、前記一
導電型ゲート領域は中空六角柱状に設けられ、前
記ゲート領域の中空六角柱の中空中における前記
逆導電型半導体層と前記ゲート領域によつて三角
柱状に画成された前記逆導電型半導体層にそれぞ
れ逆導電型のソース領域とドレイン領域またはド
レイン領域とソース領域を有することを特徴とす
る接合型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11534978A JPS5541766A (en) | 1978-09-19 | 1978-09-19 | Junction-type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11534978A JPS5541766A (en) | 1978-09-19 | 1978-09-19 | Junction-type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5541766A JPS5541766A (en) | 1980-03-24 |
| JPS6217389B2 true JPS6217389B2 (ja) | 1987-04-17 |
Family
ID=14660315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11534978A Granted JPS5541766A (en) | 1978-09-19 | 1978-09-19 | Junction-type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5541766A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4547906A (en) * | 1983-06-27 | 1985-10-22 | Kanebo, Ltd. | Heat retaining article |
| JPS6332092Y2 (ja) | 1985-02-22 | 1988-08-26 | ||
| JP6217158B2 (ja) * | 2013-06-14 | 2017-10-25 | 日亜化学工業株式会社 | 電界効果トランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4890683A (ja) * | 1972-03-04 | 1973-11-26 | ||
| JPS5041575A (ja) * | 1973-02-27 | 1975-04-16 |
-
1978
- 1978-09-19 JP JP11534978A patent/JPS5541766A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4890683A (ja) * | 1972-03-04 | 1973-11-26 | ||
| JPS5041575A (ja) * | 1973-02-27 | 1975-04-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5541766A (en) | 1980-03-24 |
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