KR870004529A - 반도체 기억장치 - Google Patents

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KR870004529A
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겐이지 구로다
도시아기 니시모도
사도시 메구로
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미쓰다 가쓰시게
가부시기가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예인 EPROM의 중요부의 단면도.
제2도는 제1도에 도시한 EPROM의 메모리 셀을 구성하는 FET의 확대 단면도.
제12도는 본 발명의 다른 실시예인 EPROM의 중요부의 단면도.

Claims (16)

  1. 다음 사항으로 되는 반도체 기억장치.
    반도체 기판의 1주표면에 형성된 제1도전형의 제1반도체 영역과,
    상기 제1반도체 영역에 형성된 기억용 MISFET와 이것은 상기 반도체 기판위에 형성된 플로팅 게이트전극과, 그위에 형성된 콘트롤 게이트 전극과, 상기 2개의 게이트 전극의 양쪽의 상기 제1반도체 영역내에 형성된 2개의 제2도전형의 제2반도체 영역을 포함한다. 그리고, 한쪽의 제2반도체 영역은 소오스 영역이며, 다른쪽은 드레인 영역이다. 그리고, 적어도 상기 2개의 게이트 전극 아래의 상기 제1반도체 영역내에 형성된 제3반도체 영역과, 이것은 제1도전형이며, 상기 제1반도체 영역보다도 높은 불순물 농도를 가지며, 상기 드레인 영역에 접하도록 형성된다.
  2. 특허청구의 범위 제1항에 따른 반도체 기억장치에 있어서,상기 제2반도체 영역은, 제1영역과 제2영역으로 된다. 그리고, 상기 제1영역은 상기 2개의 게이트 전극 아래의 영역에서 분리되어 형성된다.
    또, 상기 제2영역은 상기 제1영역과 상기 2개의 게이트 전극 아래의 영역과의 사이에 형성되며, 상기 제1영역 보다도 낮은 불순물 농도를 갖는다.
  3. 특허청구의 범위 제2항에 따른 반도체 기억장치로서, 또 다음 사항을 포함한다.
    상기 2개의 게이트 전극의 사이드 월위에 형성된 절연막과 여기에 있어서 상기 제2영역은 상기 2개의 게이트 전극에 자기정합적으로 형성된다. 그리고
    상기 제2영역은 상기 2개의 게이트 전극과 상기 절연막에 자기정합적으로 형성된다.
  4. 특허청구의 범위 제2항에 따른 반도체 기억장치에 있어서, 상기 제3반도체 영역은 상기 드레인 영역은 상기 제2반도체 영역은 제2영역과 접한다.
  5. 특허청구의 범위 제4항에 따른 반도체 기억장치에 있어서, 상기 제3반도체 영역은 상기 제2반도체 영역아래에형성된다.
  6. 특허청구의 버뮈 제5항에 따른 반도체 기억장치에 있어서, 상기 제3반도체 영역은 상기 제1영역 아래에 형성되는 부분은 다른 부분보다 낮은 불순물 농도를 갖는다.
  7. 특허청구의 범위 제4항에 따른 반도체 기억장치에 있어서, 상기 제3반도체 영역은 불순물 농도의 피이크는 상기 제2영역보다도 깊다.
  8. 특허청구의 범위 제7항에 따른 반도체 기억장치에 있어서, 상기 제3반도체 영역은 불순물 농도의 피이크는, 상기 제1영역과 상기 반도체 기판과의 사이의 접합과 실질적으로 동일한 위치에 있다.
  9. 특허청구의 범위 제7항에 따른 반도체 기억장치에 있어서, 상기 제1 및 제2도전형은 각각 p형과 n형이다.
  10. 특허청구의 범위 제9항에 따른 반도체 기억장치에 있어서, 상기 제1 및 제2영역은 비소를 불순물로 도입한 것에 의해 형성된다.
  11. 다음 사항으로 되는 반도체 기억장치.
    반도체 기판의 1주표면에 형성된 제1 도전형의 제1반도체 영역과 제4반도체 영역.
    상기 제1반도체 영역에 형성된 기억용 MISFET· 이것은 상기 반도체 기판위에 형성된 플로팅 게이트 전극과 그위에 형성된 콘트롤 게이트 전극과, 상기 2개의 게이트 전극의 양쪽의 상기 제1 반도체 영역내에 형성된 2개의 제1도전형의 제2반도체 영역을 포함한다. 한쪽의 제2반도체 영역은 소오스 영역이며, 다른쪽은 드레인 영역이다.
    상기 제2반도체 영역은 제1영역과, 제2영역으로 된다. 그리고 상기 제1영역은 상기 2개의 게이트전극 아래의 영역에서 분리되어 형성된다. 상기 제2영역은 상기 제1영역과 상기 2개의 게이트 전극 아래의 영역과의 사이에 형성되며, 상기 제1여역보다도 낮은 불순물 농도를 갖는다.
    적어도 상기 2개의 게이트 전극 아래의 상기 제1반도체 영역내에 형성된 제3반도체 영역과, 이것은 제1도전형이며, 상기 제1반도체 영역보다도 높은 불순물 농도를 가지며, 상기 드레인 영역에 접하도록 형성된다. 그리고,
    상기 제4반도체 영역은 형성된 MISFET와, 이것은 상기 반도체 기판위에 형성된 게이트 전극과 상기 게이트 전극의 양쪽의 상기 제4반도체 영역내에 형성된 2개의 제2도전형의 제5반도체 영역을 포함한다. 상기 제5반도체 영역은 제3영역과 제4영역으로 된다. 상기 제3영역은 상기 2개의 게이트 전극 아래의 영역에서 분리해서 형성된다.
    상기 제4영역은 상기 제3영역과 상기 게이트전극 아래의 영역과 사이에 형성된 상기 제3영역보다도 낮은 불순물 농도를 갖는다. 그리고 상기 제4영역은 상기 제2영역보다도 낮은 불순물 농도를 갖는다.
  12. 특허청구의 범위 제11항에 따른 반도체 기억 장치에 있어서, 상기 제1영역의 불순물 농도를 제3영역이 그것과 동일하다.
  13. 특허청구의 범위 제12항에 따른 반도체 기억장치에 있어서, 상기 제1 및 제2도전형은 각각 p형과 n형이다. 상기 제1, 제2 및 제3영역은 비소를 불순물로서 도입하는 것에 의해서 형성된다. 그리고 상기 제4영역은 인을 불순물로서 도입하는 것에 의해서 형성된다.
  14. 특허청구의 범위 제11항에 따른 반도체 기억장치로서 또 다음 사항을 포함한다.
    상기 반도체 기판의 상기 1주표면에 형성된 제2도전형의 제6반도체 영역과,
    상기 제6반도체 영역에 형성된 MISFET와, 이것은 상기 반도체 기판위에 형성된 게이트 전극과 상기 게이트 전극의 양쪽의 상기 제6반도체 영역내에 형성된 2개의 제1도전형의 제7반도체 영역을 포함한다.
    여기에 있어서, 상기 제1 및 제2도전형은 각각 p형과 n형이다.
  15. 특허청구의 범위 제14항에 따른 반도체 기억장치에 있어서 또 다음 사항을 포함한다.
    상기 제1, 제3 및 제6반도체 영역내에 형성된 각각의 MISFET의 게이트 전극이 측벽위에 형성된 절연막과, 여기에 있어서, 상기 제2, 제4영역은 상기 게이트 전극에 자기정합적으로 형성된다. 상기 제1, 제3영역은 상기 게이트 전극 및 상기 전연막에 정합적으로 형성된다. 그리고 상기 제7반도체 영역은 상기 게이트 전극 및 상기 절연막을 마스크로 사용하여 불순물을 도입하는 것에 의해서 형성된다.
  16. 다음 사항으로 되는 반도체 기억장치.
    반도체 기판은 1주 표면에 형성된 제1도전형의 제1반도체 영역과,
    상기 제1반도체 영역에 형성된 기억용 MISFET와, 이것은 상기 반도체 기판위에 형성된 플로팅 게이트 전극과 그위에 형성된 콘트롤 게이트 전극과 상기 2개의 게이트 전극의 양쪽의 상기 제1반도체 영역내에 형성된 2개의 제2도전형의 제2반도체 영역을 포함한다. 그리고 한쪽의 제2반도체 영역은 소오스 영역이며, 다른쪽은 드레인 영역이다. 상기 드레인 영역은 근방에서 발생한 전하가 상기 플로팅 게이트 전극에 축적된다. 그리고 적어도 상기 2개의 게이트 전극 아래의 상기 제1반도체 영역내로서, 상기 소오스 영역 근방에 형성된 제3반도체영역, 이것은 제1 도전형이며, 상기 제1반도체 영역보다도 높은 불순물 농도를 갖는다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860008866A 1985-10-28 1986-10-23 반도체 기억 장치 KR960001342B1 (ko)

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