KR870009479A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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Abstract

내용 없음

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는본 발명의 1실시예에 따른 MOSFET의 단면 구조를 나타낸 도면.
제2(a)도 내지 제2(e)도는 MOSFET의 제조공정을 나타낸 단면도.
제3도는 제1도의 MOSFET구조에 해당된 반도체기판 부분의 수직거리와 능동층(소오스와 드레인)의 불순물농도레벨에 대한 변화를 나타낸 특성도이다.
10…반도체 IC장치, 12…반도체기판,
14…필드산화막, 16…게이트산화막,
18…게이트전극, 20…산화층,
22a, b…n+형반도체층, 24a, 24b…n-형반도체층,
26a, 26b…n-형반도체층, 27a, 27b…접촉구멍,
28…소오스전극, 30…드레인전극,
32a, 32b…제1확산층, 34, 36…산화막,
36′…절연층부분, 16′…게이트절연층부분,
38a, 38b…제2확산층, Q…MOSFET.

Claims (9)

  1. MOSFET(Q)의 게이트영역으로 역할되도록 제1도전형의 반도체기판(12) 위에 절연되어 형성되는 도전층(18)과, MOSFET(Q)의 소오스 및 드레인영역 중 적어도 드레인영역으로 역할되도록 상기 도전층(18)에 실질적으로 자기정합되어 반도체기판(12)내에 형성되는 제2도전형의 능동층을 구비하도록 된 반도체장치에 있어서,
    제1불순물농도의 제1반도체층(22)과,
    반도체기판(12)내에서 제1반도체층(22)을 둘러쌓도록 형성되면서 계단형상다면도(26)를 갖으므로 제2불순물농도보다 얕은 제2불순물농도의 제1반도체층(24)을 구비하여, MOSFET(Q)에서 펀취스루우현상의 발생을 억제시켜 주므로 펀취스루우전압레벨이 증가되어 반도체기판(12)내에서 MOSFET(Q)의 실효챈널길이가 증가되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 제2반도체층(24a)(24b)이 도전층(18)에 실질적으로 자기정합되어 반도체기판(12)내에서 형성되는 제2도전형의 제1확산층(32a)(32b)과, 반도체기판(12)내에서 계단형상단면도로 제1확산층(32a)(32b)보다 깊으면서 중첩되어 형성되는 제2도전형의 제2확산층(38a)(38b)을 구비하는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 제1 및 제2반도체층(32a, 32b; 38a, 38b)이 각각 소오스영역과 드레인영역인 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 도전층(18)과 제1 및 제2능동층(32a, 32b; 38a, 38b)을 덮어 반도체기판(12) 위에 준비되는 절연층(20)에 개구부(27a)(27b)를 구비하여 MOSFET(Q)의 소오스영역의 접촉구멍 역할을 하는 것을 특징으로 하는 반도체장치.
  5. 제3항에 있어서, 반도체기판(12)에서 제3불순물농도가 제2반도체층(24a)(24b)의 제2불순물농도보다 높은 것을 특징으로 하는 반도체장치.
  6. 제1도전형의 반도체기판(12)에서 고불순물농도의 반도체층(22a)(22b)을 둘러쌓아 형성되는 고불순물농도의 반도체층(22a)(22b)과 저불순물농도의 반도체층(24a)(24b)으로 구비되는 드레인영역과 트랜지스터(Q)의 게이트 전극으로 역할되도록 반도체기판(12) 위에 절연되어 형성되는 도전층을 구비하여 이온 주입하므로 MOSFET(Q)의 소오스영역 및 드레인영역으로 역할하는 제2도전형의 반도체능동층을 반도체기판(12) 위에 준비하여 복수개로 형성시키는 LDD 구조를 갖춘 반도체 제조방법에 있어서,
    도전층(18)과 더불어 실질적으로 자기정합되는 제1확산층(32a)(32b)을 형성시켜 반도체판(12)내에 제2도전형의 반도체불순물을 분리 주입하는 공정과, 계단형상단면도에서 저불순물농도의 반도체층으로 제1 및 제2확산층(32a, 32b; 38a, 38b)가 구성되어 제2확산층(38a)(38b)이 제1확산층(32a)(32b)보다 깊도록 제2확산층(38a)(38b)이 제1확산층(32a)(32b)에 중첩되어 반도체기판(12)에 형성되는 공정을 구비하는 것을 특징으로 하는 반도체 제조방법.
  7. 제6항에 있어서, 제1확산층(32a)(32b)이 마스크로서 도전층(18)과 더불어 형성되고, 제2확산층(38a)(38b)이 마스크로서 도전층(18)과 더불어 형성되면서 그 양측에 위치되는 것을 특징으로 하는 반도체 제조방법.
  8. 제7항에 있어서, 고불순물농도의 반도체층으로 역할하는 제3확산층(22a)(22b)을 형성시켜 주기 위해 제2도 전형의 반도체불순물을 마스크로서 도전층(18)과 절연층부분(66′)과 더불어 반도체기판(12)에 주입하고, 제3확산층(22a)(22b)이 제1 및 제2확산층(32a, 32b; 38a, 38b)으로 형성되는 저불순물농도의 반도체층을 완전히 둘러쌓도록 제3확산층(22a)(22b)이 제2확산층(38a)(38b)보다 얇은 것을 특징으로 하는 반도체 제조방법.
  9. 제7항에 있어서, 고불순물농도의 반도체층으로 역할하는 제3확산층(22a)(22b)을 형성시켜 주기 위해 제2도전형의 반도체불순물을 마스크로서 도전층(18)과 절연층부분(66′)과 더불어 제1 및 제2확산층(32a, 32b; 38a, 38b)의 중첩영역에 더 주입하고, 제3확산층(22a)(22b)이 제1 및 제2확산층(32a, 32b; 38a, 38b)으로 형성되는 저불순물농도의 반도체층을 완전히 둘러쌓도록 제3확산층(22a)(22b)이 제2확산층(38a)(38b)보다 얇은 것을 특징으로 하는 반도체 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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