JPH06342904A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06342904A JPH06342904A JP4045095A JP4509592A JPH06342904A JP H06342904 A JPH06342904 A JP H06342904A JP 4045095 A JP4045095 A JP 4045095A JP 4509592 A JP4509592 A JP 4509592A JP H06342904 A JPH06342904 A JP H06342904A
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- Japan
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- potential supply
- ground potential
- diffusion layers
- integrated circuit
- semiconductor integrated
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
(57)【要約】
【目的】互に独立した接地電位供給配線を有する半導体
集積回路装置のいずれかの接地電位供給配線に印加され
た高電圧を他の接地電位供給配線を介して外部接地線に
放電させる。 【構成】Ｐ型シリコン基板１の一主面に互に近接して設
けたＮ型拡散層２ａ，２ｂに互に独立した接地電位供給
配線６ａ，６ｂを接続して設け、接地電位供給配線６
ａ，６ｂのいずれか一方に印加された高電圧をＮ型拡散
層２ａ，２ｂ間の導通により他方の接地電位供給配線を
介して外部の接地線に放電させる。
集積回路装置のいずれかの接地電位供給配線に印加され
た高電圧を他の接地電位供給配線を介して外部接地線に
放電させる。 【構成】Ｐ型シリコン基板１の一主面に互に近接して設
けたＮ型拡散層２ａ，２ｂに互に独立した接地電位供給
配線６ａ，６ｂを接続して設け、接地電位供給配線６
ａ，６ｂのいずれか一方に印加された高電圧をＮ型拡散
層２ａ，２ｂ間の導通により他方の接地電位供給配線を
介して外部の接地線に放電させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に複数の接地電位供給ピンを有する半導体集積
回路装置に関する。
関し、特に複数の接地電位供給ピンを有する半導体集積
回路装置に関する。
【０００２】
【従来の技術】一般に、半導体集積回路装置は、帯電し
やすく他の物品や人体と接触した場合には、静電気の放
電により各ピンに高電圧が印加され電流が内部に流れる
為に、半導体集積回路装置内部のトランジスタが破壊さ
れることがある。
やすく他の物品や人体と接触した場合には、静電気の放
電により各ピンに高電圧が印加され電流が内部に流れる
為に、半導体集積回路装置内部のトランジスタが破壊さ
れることがある。
【０００３】通常、半導体集積回路装置は、接地電位供
給ピンが単ピンで構成されており、この装置の各入力ピ
ンには静電気の放電等による高電圧が印加された場合に
接地電位供給ピンに電流を流して内部回路を保護するト
ランジスタが半導体集積回路内部に構成されており、さ
らに接地電位供給ピンより外部に放電している。
給ピンが単ピンで構成されており、この装置の各入力ピ
ンには静電気の放電等による高電圧が印加された場合に
接地電位供給ピンに電流を流して内部回路を保護するト
ランジスタが半導体集積回路内部に構成されており、さ
らに接地電位供給ピンより外部に放電している。
【０００４】図４は従来の入力保護回路の一例を示すブ
ロック図である。
ロック図である。
【０００５】図４に示すように、入力ピン１１に正の高
電圧が印加された場合は、ＶT2トランジスタＱ1 が導通
して、入力ピン１１より接地電位供給ピン１３に電流を
流し、又、負の高電圧が印加された場合には、ＢＶDSト
ランジスタＱ2 が導通して、接地電位供給ピン１３より
入力ピン１１に電流を流して内部回路に高電圧が印加さ
れ破壊されるのを防ぎ、保護している。
電圧が印加された場合は、ＶT2トランジスタＱ1 が導通
して、入力ピン１１より接地電位供給ピン１３に電流を
流し、又、負の高電圧が印加された場合には、ＢＶDSト
ランジスタＱ2 が導通して、接地電位供給ピン１３より
入力ピン１１に電流を流して内部回路に高電圧が印加さ
れ破壊されるのを防ぎ、保護している。
【０００６】ところが、近年の半導体集積回路の大容量
化・多機能化に伴ない接地電位供給ピンが複数備えられ
た半導体集積回路装置が出現し、これらの接地電位供給
ピンは内部回路で互に接続されず、それぞれ独立してい
た。
化・多機能化に伴ない接地電位供給ピンが複数備えられ
た半導体集積回路装置が出現し、これらの接地電位供給
ピンは内部回路で互に接続されず、それぞれ独立してい
た。
【０００７】
【発明が解決しようとする課題】この従来の半導体集積
回路装置は、複数の接地電位供給ピンが半導体集積回路
内部でも接続されていない為、接地電位供給ピンの内の
１ピンでもフローティングになった時、このフローティ
ングになっている接地電位ピンに対して、入力ピンに印
加された高電圧により保護回路を介して電流が流れる
と、この接地電位ピンがフローティングである為に外部
に放電することできず、このために、半導体集積回路内
部のトランジスタを破壊してしまうという問題点があっ
た。
回路装置は、複数の接地電位供給ピンが半導体集積回路
内部でも接続されていない為、接地電位供給ピンの内の
１ピンでもフローティングになった時、このフローティ
ングになっている接地電位ピンに対して、入力ピンに印
加された高電圧により保護回路を介して電流が流れる
と、この接地電位ピンがフローティングである為に外部
に放電することできず、このために、半導体集積回路内
部のトランジスタを破壊してしまうという問題点があっ
た。
【０００８】
【課題を解決するための手段】本発明の第１の半導体集
積回路装置は、一導電型半導体基板の一主面に互に近接
して設けた逆導電型の第１及び第２の拡散層と、前記第
１及び第２の拡散層のそれぞれに接続し且ついずれか一
方に高電圧が印加されると前記第１及び第２の拡散層間
の導通により他方に放電する互に独立した第１及び第２
の接地電位供給配線とを備えている。
積回路装置は、一導電型半導体基板の一主面に互に近接
して設けた逆導電型の第１及び第２の拡散層と、前記第
１及び第２の拡散層のそれぞれに接続し且ついずれか一
方に高電圧が印加されると前記第１及び第２の拡散層間
の導通により他方に放電する互に独立した第１及び第２
の接地電位供給配線とを備えている。
【０００９】本発明の第２の半導体集積回路は、一導電
型半導体基板の一主面に互に近接して設けた逆導電型の
第１及び第２の拡散層と、前記第１及び第２の拡散層の
それぞれに接続し且つ互に独立した第１及び第２の接地
電位供給配線と、前記第１及び第２の拡散層に挟まれた
前記半導体基板上に絶縁膜を介して設け且つ前記第１及
び第２の接地電位供給配線のそれぞれと接続した第１及
び第２のゲート電極とを備えている。
型半導体基板の一主面に互に近接して設けた逆導電型の
第１及び第２の拡散層と、前記第１及び第２の拡散層の
それぞれに接続し且つ互に独立した第１及び第２の接地
電位供給配線と、前記第１及び第２の拡散層に挟まれた
前記半導体基板上に絶縁膜を介して設け且つ前記第１及
び第２の接地電位供給配線のそれぞれと接続した第１及
び第２のゲート電極とを備えている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１（ａ），（ｂ）は本発明の第１の実施
例を示す半導体チップの平面図及びＡ−Ａ′線断面図で
ある。
例を示す半導体チップの平面図及びＡ−Ａ′線断面図で
ある。
【００１２】図１（ａ），（ｂ）に示すように、Ｐ型シ
リコン基板１の一主面に互に近接し且つ平行に設けたＮ
型拡散層２ａ，２ｂと、Ｎ型拡散層２ａ，２ｂの表面に
設けたコンタクト用のＮ+ 型拡散層３ａ，３ｂと、Ｎ+
型拡散層３ａ，３ｂを含む表面に設けた絶縁膜４と、絶
縁膜４に設けたコンタクト孔７を介してＮ+ 型拡散層３
ａ，３ｂのそれぞれと接続して設けた多結晶シリコン層
からなる電極５ａ，５ｂと、電極５ａ，５ｂと接続し且
つそれぞれ独立した接地電位供給ピンに接続する接地電
位供給配線６ａ，６ｂとを有して構成される。
リコン基板１の一主面に互に近接し且つ平行に設けたＮ
型拡散層２ａ，２ｂと、Ｎ型拡散層２ａ，２ｂの表面に
設けたコンタクト用のＮ+ 型拡散層３ａ，３ｂと、Ｎ+
型拡散層３ａ，３ｂを含む表面に設けた絶縁膜４と、絶
縁膜４に設けたコンタクト孔７を介してＮ+ 型拡散層３
ａ，３ｂのそれぞれと接続して設けた多結晶シリコン層
からなる電極５ａ，５ｂと、電極５ａ，５ｂと接続し且
つそれぞれ独立した接地電位供給ピンに接続する接地電
位供給配線６ａ，６ｂとを有して構成される。
【００１３】ここで、フローティングになっている接地
電位供給配線６ａに入力ピンより高電圧による電流が流
れると、接地電位供給配線６ａから電極５ａに電流が流
れ、さらにＮ型拡散層２ａに電流が流れる。このＮ型拡
散層２ａに電流が流れると、空乏層が広がっていき対向
するＮ型拡散層２ｂに疑似的に接続され（電極５ｂを介
して接地電位供給配線６ｂに電流が流れ接地電位供給配
線６ｂに接続した接地電位供給ピンより外部に放電する
ことができる。また、同様に接地電位供給配線６ｂがフ
ローティングになっており、接地電位供給配線６ａが接
地電位ピンを介して外部接地電位に接続されている場合
にも同様に動作する。
電位供給配線６ａに入力ピンより高電圧による電流が流
れると、接地電位供給配線６ａから電極５ａに電流が流
れ、さらにＮ型拡散層２ａに電流が流れる。このＮ型拡
散層２ａに電流が流れると、空乏層が広がっていき対向
するＮ型拡散層２ｂに疑似的に接続され（電極５ｂを介
して接地電位供給配線６ｂに電流が流れ接地電位供給配
線６ｂに接続した接地電位供給ピンより外部に放電する
ことができる。また、同様に接地電位供給配線６ｂがフ
ローティングになっており、接地電位供給配線６ａが接
地電位ピンを介して外部接地電位に接続されている場合
にも同様に動作する。
【００１４】図２は本発明の第１の実施例を使用した入
力保護回路の一例を示すブロック図である。
力保護回路の一例を示すブロック図である。
【００１５】図２に示すように、入力ピン１１に高電圧
が印加されると、ＶT2トランジスタＱ1 又はＢＶDSトラ
ンジスタＱ2 が動作して接地電位配線６ａに電流が流れ
るが、接地電位供給ピン１３がフローティングになって
いるためダイオード型トランジスタＱ5 が動作して接地
電位配線６ｂに電流が流れ、接地電位ピン１４から外部
接地電位に放電する。
が印加されると、ＶT2トランジスタＱ1 又はＢＶDSトラ
ンジスタＱ2 が動作して接地電位配線６ａに電流が流れ
るが、接地電位供給ピン１３がフローティングになって
いるためダイオード型トランジスタＱ5 が動作して接地
電位配線６ｂに電流が流れ、接地電位ピン１４から外部
接地電位に放電する。
【００１６】図３（ａ），（ｂ）は本発明の第２の実施
例を示す半導体チップの平面図及びＢ−Ｂ′線断面図で
ある。
例を示す半導体チップの平面図及びＢ−Ｂ′線断面図で
ある。
【００１７】図３（ａ），（ｂ）に示すように、Ｐ型シ
リコン基板１の一主面に互に近接し且つ平行に設けたＮ
型拡散層８ａ，８ｂとＮ型拡散層８ａ，８ｂを含む表面
に設けた絶縁膜４と、絶縁膜４に設けたコンタクト孔７
を介してＮ型拡散層８ａ，８ｂと接続し、且つそれぞれ
独立した接地電位供給ピンに接続する接地電位供給配線
６ａ，６ｂと、接地電位供給配線６ａ，６ｂのそれぞれ
に接続し、且つ近接するＮ型拡散層８ａ，８ｂの双方の
一部を含む間隙部上に設けたゲート電極９ａ，９ｂとを
有して構成され、入力ピンに印加された高電圧による電
流が流れると接地電位供給配線６ａを介してゲート電極
９ａにも高電圧がかかり、ゲート電極９ａ下のＰ型の領
域に電子が集められて、反転層ができＮ型拡散層８ａ，
８ｂ間が導通状態となって接地電位供給配線６ｂに電流
が流れて、接地電位供給ピンより外部に放電される。
リコン基板１の一主面に互に近接し且つ平行に設けたＮ
型拡散層８ａ，８ｂとＮ型拡散層８ａ，８ｂを含む表面
に設けた絶縁膜４と、絶縁膜４に設けたコンタクト孔７
を介してＮ型拡散層８ａ，８ｂと接続し、且つそれぞれ
独立した接地電位供給ピンに接続する接地電位供給配線
６ａ，６ｂと、接地電位供給配線６ａ，６ｂのそれぞれ
に接続し、且つ近接するＮ型拡散層８ａ，８ｂの双方の
一部を含む間隙部上に設けたゲート電極９ａ，９ｂとを
有して構成され、入力ピンに印加された高電圧による電
流が流れると接地電位供給配線６ａを介してゲート電極
９ａにも高電圧がかかり、ゲート電極９ａ下のＰ型の領
域に電子が集められて、反転層ができＮ型拡散層８ａ，
８ｂ間が導通状態となって接地電位供給配線６ｂに電流
が流れて、接地電位供給ピンより外部に放電される。
【００１８】
【発明の効果】以上説明したように本発明は、半導体集
積回路上の独立した接地電位供給配線間に接続してフロ
ーティングになった一方の接地電位供給配線に高電圧が
印加された場合に導通するトランジスタを形成すること
により、入力ピンよりフローティングになった接地電位
配線に高電圧が印加された場合に接地された他方の接地
電位供給配線を介して外部接地回路に放電させ内部回路
の破壊を防止することができるという効果を有する。
積回路上の独立した接地電位供給配線間に接続してフロ
ーティングになった一方の接地電位供給配線に高電圧が
印加された場合に導通するトランジスタを形成すること
により、入力ピンよりフローティングになった接地電位
配線に高電圧が印加された場合に接地された他方の接地
電位供給配線を介して外部接地回路に放電させ内部回路
の破壊を防止することができるという効果を有する。
【図１】本発明の第１の実施例を示す半導体チップの平
面図及びＡ−Ａ′線断面図。
面図及びＡ−Ａ′線断面図。
【図２】本発明の第１の実施例を使用した入力保護回路
の一例を示すブロック図。
の一例を示すブロック図。
【図３】本発明の第２の実施例を示す半導体チップの平
面図及びＢ−Ｂ′線断面図。
面図及びＢ−Ｂ′線断面図。
【図４】従来の入力保護回路の一例を示すブロック図。
１ Ｐ型シリコン基板 ２ａ，２ｂ，８ａ，８ｂ Ｎ型拡散層 ３ａ，３ｂ Ｎ+ 型拡散層 ４ 絶縁膜 ５ａ，５ｂ 電極 ６ａ，６ｂ 接地電位供給配線 ７ コンタクト孔 ９ａ，９ｂ ゲート電極 １１，１２ 入力ピン １３，１４ 接地電位供給ピン Ｑ1 ，Ｑ4 ＶT2トランジスタ Ｑ2 ，Ｑ3 ＢＶDSトランジスタ Ｑ5 ダイオード型トランジスタ
Claims (2)
- 【請求項１】 一導電型半導体基板の一主面に互に近接
して設けた逆導電型の第１及び第２の拡散層と、前記第
１及び第２の拡散層のそれぞれに接続し且ついずれか一
方に高電圧が印加されると前記第１及び第２の拡散層間
の導通により他方に放電する互に独立した第１及び第２
の接地電位供給配線とを備えたことを特徴とする半導体
集積回路装置。 - 【請求項２】 一導電型半導体基板の一主面に互に近接
して設けた逆導電型の第１及び第２の拡散層と、前記第
１及び第２の拡散層のそれぞれに接続し且つ互に独立し
た第１及び第２の接地電位供給配線と、前記第１及び第
２の拡散層に挟まれた前記半導体基板上に絶縁膜を介し
て設け且つ前記第１及び第２の接地電位供給配線のそれ
ぞれと接続した第１及び第２のゲート電極とを備えたこ
とを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045095A JPH06342904A (ja) | 1992-03-03 | 1992-03-03 | 半導体集積回路装置 |
| US08/434,907 US5514894A (en) | 1992-03-03 | 1995-05-03 | Protection circuit device for a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045095A JPH06342904A (ja) | 1992-03-03 | 1992-03-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342904A true JPH06342904A (ja) | 1994-12-13 |
Family
ID=12709750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4045095A Pending JPH06342904A (ja) | 1992-03-03 | 1992-03-03 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5514894A (ja) |
| JP (1) | JPH06342904A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2682503B2 (ja) * | 1995-03-24 | 1997-11-26 | 日本電気株式会社 | 活線挿抜システム |
| US20080170378A1 (en) * | 2007-01-17 | 2008-07-17 | Cheng-Yi Ou-Yang | Circuit structure having independent ground plane layouts implemented in circuit board |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0161983B1 (en) * | 1984-05-03 | 1992-07-01 | Digital Equipment Corporation | Input protection arrangement for vlsi integrated circuit devices |
| JPS62229976A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| IT1226438B (it) * | 1988-07-05 | 1991-01-15 | Sgs Thomson Microelectronics | Circuito elettronico con dispositivo di protezione da variazioni di tensione della batteria di alimentazione. |
| JP2806532B2 (ja) * | 1988-09-28 | 1998-09-30 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| US5200876A (en) * | 1989-04-10 | 1993-04-06 | Matsushita Electric Industrial Co., Ltd. | Electrostatic breakdown protection circuit |
| JPH0494568A (ja) * | 1990-08-10 | 1992-03-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
-
1992
- 1992-03-03 JP JP4045095A patent/JPH06342904A/ja active Pending
-
1995
- 1995-05-03 US US08/434,907 patent/US5514894A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5514894A (en) | 1996-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981006 |