JPS5987873A - Ｍｏｓ形半導体装置 - Google Patents

Ｍｏｓ形半導体装置

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JPS5987873A
JPS5987873A JP57198191A JP19819182A JPS5987873A JP S5987873 A JPS5987873 A JP S5987873A JP 57198191 A JP57198191 A JP 57198191A JP 19819182 A JP19819182 A JP 19819182A JP S5987873 A JPS5987873 A JP S5987873A
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弘行 木下
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、内部回路を保護するためのケート保護回路
を備えたＭＯ８形半導体装置に関する。
〔発明の技術的背景とその問題点〕
シリコン基板上に絶縁酸化膜を形成し、この酸化膜上に
ゲート電極を配設してシリコン基板表面のポテンシャル
を制御するＭＯＢ形半導体装置においては、入力インピ
ーダンスが極めて高く、しかも酸化膜の厚さが４００１
〜１００ＯＸと薄いために絶縁耐圧が２０Ｖ〜１００Ｖ
と低い。このため、摩擦等によって発生する静電気によ
って容易にゲート部の酸化膜（ゲート酸化膜）が破壊さ
れる。このようなゲート酸化膜の□破壊を防止するため
に、ＭＯ８形半導体装置にはＰＮ接合の順方向特性ある
いはブレークダウン特性を利用したゲート酸化膜を保護
する回路□（ゲート保護回路）が必ず設けられている。
上述したゲート保護回路の典型的な回路例を第１図に示
す。すなわち、内部回路１１の一部分を構成するＭＯＳ
）ランジスタＱ１　　のゲートと入力端子１２との間に
拡散層からなる保護抵抗Ｒが配設されるとともに、上記
ＭＯＳトランジスタＱ１のゲートと一方の電源Ｖｓｓと
の間に保護用のＭＯ８トランジスタＱ、が接続される。
入力端子１２にサージ電圧等の過大入力電圧が印加され
ると、保護抵抗Ｒでブレークダウンあるいは順方向特性
によって電圧がクランプされるとともに、この抵抗Ｒに
よって急峻な波形がなまらされる。その後、過大入力電
圧はＭＯＳトランジスタ部Ｑ、の拡散層に供給され、更
にブレークダウン電圧が低められてゲート保護回路の能
力が増大する。これは、ＭＯＳ）ランジスタＱ、のゲー
ト電極に低電位側の電源電圧Ｖｓｓが印加されているた
め、シリコン基板表面での電界が増大してブレークダウ
ン電圧が低下するためである。
第２図は、上記第１図の回路のパターン平面図を示すも
ので、図において、１２は入力端子（ポンディングパッ
ド）、１２ａはポンディングパッド１２と拡散保護抵抗
層Ｒとを接続するためのアルミ等の配線、１４は配線１
２ａと拡散保護抵抗層Ｒとのコンタクト用の入力部拡散
層、ＣＨはコンタクトホールである。上記保護抵抗孔の
抵抗値は、通常５０００〜数にΩであり、過大入力電圧
はｌ　ｎｓ〜５　ｎｓの時定数を与えて立ち上がりの鋭
いパルス状のピーク電圧を減少させる。
ところで、近年ＭＯ８形半導体装置においては高集積化
が進み、これに伴なってゲート酸化膜の膜厚が薄くなる
とともに、拡悩層の深さも浅くなっているため、比較的
低い電圧でゲート保護回路が破壊されてしまい、内部回
路を充分に保護できないという問題点が生じている。
〔発明の目的〕
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、微細化されたＭＯＳ形の半導
体装置においても内部回路を保護できる静電破壊電圧の
高いゲート保護回路を備えたＭＯ８形半導体装置を提供
することである。
〔発明の概要〕
すなわち、この発明においては、上記第１図および第２
図におけるゲート保護回路の拡散層と内部回路の各拡散
層との距離をサージ電圧の印加によって生ずるゲート保
護回路の拡散層の空乏層に内部回路の拡散層から少数キ
ャリアが注入されない値以上離し、内部回路の拡散層間
の最小距離より大としたものである。　　　　゛〔発明
の実施例〕 以下、この発明の一実施例について図面を参照して説明
する。従来においては、ゲート保護回路の破壊メカニズ
ムが不明であったため、ゲート保護回路の改良は種々行
なわれていたが、このゲート保護回路の拡散層と内部回
路を構成する拡散層との関係については全く注意が払わ
れていなかった。この発明においては、ゲート保護回路
の拡散層、特に前記第２図における入力端子（ポンディ
ングパッド）１２の配線１２ａと拡散保護抵抗層Ｒとの
接続を行なうためのコンタクト用の入力部拡散層１４と
内部回路１１を構成する拡散層との間隔を最適な値に設
定し。
静電破壊電圧の向上を図るものである。
これから詳述するゲート保護回路の破壊メカニズムは本
発明者らが初めて明らかにしたものでこの発明の根幹を
なすものである。第３図は破壊メカニズムを説明するた
めの模式図で、ゲート保護回路・部および内部回路部の
断面構成を内部回路の拡散層である。ゲート保護回路の
拡散層１４に正の電圧（■サージ）が印加されると、こ
の拡散層１４はブレークダウンを起こし。
基板１３の接地点に向って大電流が流れる。この時、基
板抵抗によりサージ印加端子１２の拡散層１４付近の基
板電位が上昇する。このため、サージ印加端子の拡散層
１４と内部回路の拡散層１５とが接近していると、拡散
層１５が順方向にバイアスされる。従って、拡散層１５
が固定電位にバイアスされていたり、静電容量が大きい
場合には、拡散層１５から基板１３に少数キャリアが注
入され、この少数キャリアの一部はサージ印加端子の拡
散層１４の空乏層１４’に達しこの空乏層１４′中で加
速される。空乏層１４′中では電界強度が犬であるため
大きなエネルギーを得た少数キャリアが基板１３のシリ
コン結晶に衝突して電子−正孔対を発生し、キャリア増
倍が起こる。このためブレークダウン電流が大幅に増加
し、拡散層１４の接合面が熱的に破壊されてしまい、静
電破壊電圧が大きく低下する。
また、第４図に示すように、内部回路を構成する拡散層
１５が離れた他の内部回路の拡散層１６に接続されてい
る場合（一般に内部回路の拡散層は、回路を構成するた
めこのように遠くの拡散層と接続されたり、電源でバイ
アスされたり、あるいは静電容量が大きく設定されてい
たりしている。）、入力端子１２に正のサージ電圧が印
加されると、サージ印加端子拡散層１４のブレークダウ
ンが起こり、基板１３の電位が上昇し、近接した内部回
路の拡散層１５が順方向にバイアスされるのは前記第３
図と同様であるが、この場合は拡散層１５の容量が小さ
くとも他の拡散層１６と接続されているため少数キャリ
アが注入されることになる。すなわち拡散層１５の電位
が上昇するとこの電位は遠く離れた拡散層１６に伝えら
れる。ところが、この拡散層１６付近の基板電位は変化
していないのでこの拡散層１６がブレークダウンを起こ
し拡散層１５に少数キャリアを供給することになる。従
って、上記少数キャリアの一部がサージ印加端子拡散層
１４の空乏層１４′に達してキャリア増倍を起こし、静
電破壊電圧が低下する。
なお、負のサージ電圧を印加した場合は、バイアス状態
が逆になるだけでメカニズムは同一であり、逆バイアス
となる内部回路の拡散層が破壊されることになる。
上述したように、サージ電圧が印加される拡散層の近く
に他の拡散層があるだけで静電破壊電圧が本来の値より
大きく低下してしまい逆バイアスされる拡散層が破壊さ
れることになる。
従って、ゲート保護回路の拡散層（特に入力部拡散、層
）と内部回路を構成する拡散層との距離を大きく設定す
れば、サージ電圧の印加によって発生するゲート保護回
路の拡散層付近の基板電位の上昇の影響を内部回路の拡
散層が受けにくくなり、また内部拡散層から少数キャリ
アが発生したとしても少数キャリアの大部分はシリコン
基板中で再結合してしまうため静電破壊電圧を着るしく
向上させることができる。
第５図は、ゲート保護回路における入力部拡散層と内部
回路の拡散層との距離を変えて静電破壊電圧を測定した
結果を示すもので、２００ｐＦのコンデンサに蓄えた電
荷でＭＯ８形半導体装置を破壊している。図かられかる
ように。
静電破壊電圧は拡散層間の距離に強く依存しており、上
記拡散層間の距離を３０μｍとすれば静電破壊電圧は略
４００Ｖとなり、実用上充分である。また、９０μｍ〜
１００μｍとすれば、ゲート保護回路本来の破壊電圧で
ある略１０００■が得られる。入力部拡散層はサージ電
圧が印加されるポンディングパッドに接続されるためこ
の部分で最初にブレークダウンが起き、この先の拡散保
護抵抗層に比べてより高電圧、高電流密度となり内部回
路の拡散層の影響を最も受けやすくなっている。第５図
の結果から基板比抵抗や少数キャリアの拡散長の違いを
考えてもゲート保護回路の入力部拡散層と内部回路の拡
散層の間隔を３０μｍ以上とする事が必要であり４５０
μｍも離せば充分であることが判る。
また抵抗部の拡散層は入力部拡散層に比べると条件は緩
くなるが内部回路の拡散層の影響をやはり受けるのでこ
の間隔を２０μｍ以上離す必要がある。
更に外部入力端子が複数個ある場合（こは静電破壊電圧
の特に低い端子を作らぬようにゲート保護回路の拡散層
と内部回路の拡散層との距離をゲート保護回路毎にほぼ
同一とするのは合理的であり望ましい。
上述したように内部回路の拡散層とゲート保護回路を構
成する拡散層との間隔を適正に設定することにより静電
破壊電圧を大幅に向上できト保護回路のチップに占める
割合は大きくなくチップサイズの増加は小さい。
なお、上記実施例ではゲート保護回路が第１図に示した
回路構成の場合についてのみ説明したが、ゲート保護回
路に拡散層を使用する構成であればどのよろな回路にお
いても上記実施例と同様な効果が得られるのはもちろん
である。
以上説明したようにこの発明によれば、微細化されたＭ
ＯＳ形の半導体装置においても内部回路を保護できる静
電破壊電圧の高いゲート保護回路を備えたＭＯ８形半導
体装置が得られる。
【図面の簡単な説明】
第１図は従来のゲート保護回路を示す図、第２図は上記
第１図の回路のパターン平面図、第３図および第４図は
それぞれゲート保護回路の破壊メカニズムを説明するた
めの図、第５図はゲート保護回路の入力部拡散層と内部
回路の拡散層間の距離と静電破壊電圧との関係を示す図
である。 １１・・・内部回路、１４・・・入力部拡散層、１４′
・・・空乏層、１５．１６・・・内部回路の拡散層ＳＲ
・・・保護抵抗（拡散保護抵抗層）、Ｑ、・・・内部回
路のＭＯＳトランジスタ、Ｑｔ・・・保護用のＭＯＳト
ランジスタ。 出願人代理人　　弁理士　鈴　江　武　彦第１図 １ 第３図 第４図 ■

Claims (5)

    【特許請求の範囲】
  1. （１）　　内部回路を保護するゲート保護回路を備えた
    ＭＯ８形半導体装置において、ゲート保護回路の拡散層
    と内部回路の拡散層との距離をサージ電圧の印加によっ
    て生ずるゲート保護回路の拡散層の空乏層に内部回路の
    拡散層から少数キャリアが注入されない値に設定し。 内部回路の拡散層の最小間隔より大としたことを特徴と
    するＭＯ８形半導体装置。
  2. （２）　　上記ゲート保護回路の拡散層と内部回路の拡
    散層との距離は、複数のゲート保護回路間でほぼ同一で
    あることを特徴とする特許請求の範囲第１項記載のＭＯ
    ８形半導体装置。
  3. （３）上記ゲート保護回路の入力部拡散層と内部回路の
    拡散層との距離が３０μｍ以上であることを特徴とする
    特許請求の範囲第１項記載のＭＯ８形半導体装置。
  4. （４）上記ゲート保護回路の拡散保護抵抗層と内部回路
    の拡散層との間が２０μｍ以上離れていることを特徴と
    する特許請求の範囲第３項記載のＭＯ８形半導体装置。
  5. （５）上記ゲート保護回路の拡散層と内部回路の拡散層
    との間隔を１５０μ以下にしたことを特徴とする特許請
    求の範囲第３項あるいは第４項記載のＭＯ８形半導体装
    置。
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