JPS592386B2 - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
- Publication number
- JPS592386B2 JPS592386B2 JP53115352A JP11535278A JPS592386B2 JP S592386 B2 JPS592386 B2 JP S592386B2 JP 53115352 A JP53115352 A JP 53115352A JP 11535278 A JP11535278 A JP 11535278A JP S592386 B2 JPS592386 B2 JP S592386B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- electrode
- conductivity type
- jfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は接合型電界効果トランジスタ、特に多数のチャ
ンネルを有する接合型電界効果トランジスタに関する。
ンネルを有する接合型電界効果トランジスタに関する。
接合型電界効果トランジスタ（以後ＪＦＥＴと略記する
）における相互コンダクタンスｇｍ０は次式の様に表わ
される。
）における相互コンダクタンスｇｍ０は次式の様に表わ
される。
ｇｍ０≠２ａ、ｅ、μ、ＮＣ、２／を゜゜゜’゜゜（１
）但し、２ａはチャンネル厚さ、ｅは電子電荷、μは移
動度、Ｎｃはチャンネル領域の不純物濃度をはゲート長
さ、Ｚはゲート幅である。
）但し、２ａはチャンネル厚さ、ｅは電子電荷、μは移
動度、Ｎｃはチャンネル領域の不純物濃度をはゲート長
さ、Ｚはゲート幅である。
従来のＪＦＥＴにおいては、相互コンダクタンスを大き
くするためにｚ／を比、Ｎｃおよび２ａを大きくする必
要があつた。
くするためにｚ／を比、Ｎｃおよび２ａを大きくする必
要があつた。
しかしながらｚ／を比を大きくするためにはゲート長さ
をの下限が写真蝕刻法にて歩留り良く再現するにはせい
ぜい２μｍ程度であるので、Ｚを大きくしなければなら
ず、よつて素子パターンを大きくする必要があつた。ま
た、チャンネル領域の不純物濃度Ｎｃを大きくすると、
ドレイン領域およびソース領域の不純物濃度もＮｃと同
一であるため逆耐電圧は低下することになる。
をの下限が写真蝕刻法にて歩留り良く再現するにはせい
ぜい２μｍ程度であるので、Ｚを大きくしなければなら
ず、よつて素子パターンを大きくする必要があつた。ま
た、チャンネル領域の不純物濃度Ｎｃを大きくすると、
ドレイン領域およびソース領域の不純物濃度もＮｃと同
一であるため逆耐電圧は低下することになる。
さらに、チャンネル厚さ２ａと閾値電圧ＶＴとの間には
次の関係がある。２ａ＝（８ε０、、εｓ、ＶＴ／Ｎｃ
、ｅ）１／ ２ ・・・・・・（２）但し、εｏは真空
誘電率、εｓはチャンネルを構成する物質の比誘電率で
ある。
次の関係がある。２ａ＝（８ε０、、εｓ、ＶＴ／Ｎｃ
、ｅ）１／ ２ ・・・・・・（２）但し、εｏは真空
誘電率、εｓはチャンネルを構成する物質の比誘電率で
ある。
従つて、チャンネル厚さ２ａを大きくすると閾値電圧Ｖ
Ｔも大きくなりＪＦＥＴを動作するために大きな電圧を
要するため回路上好ましくない。本発明の目的はドレイ
ン・ゲート間およびソース・ゲート間の逆耐電圧の低下
や素子パターンおよび閾値電圧を大きくするような犠牲
を払うことなく相互コンダクタンスの大きな低価格のＪ
ＦＥＴを提供することである。
Ｔも大きくなりＪＦＥＴを動作するために大きな電圧を
要するため回路上好ましくない。本発明の目的はドレイ
ン・ゲート間およびソース・ゲート間の逆耐電圧の低下
や素子パターンおよび閾値電圧を大きくするような犠牲
を払うことなく相互コンダクタンスの大きな低価格のＪ
ＦＥＴを提供することである。
以下、実施例に従つて図面を用いて本発明の説明をする
。
。
第１図ａおよびｂは従来のＮチャンネルＪＦＥＴの実例
を示すそれぞれ模式的平面図およびＸ−Ｘ方向断面図で
ある。
を示すそれぞれ模式的平面図およびＸ−Ｘ方向断面図で
ある。
不純物濃度が１０”゜／一程度のＰ型半導体基板１上に
設けられた厚さ数μ川下純物濃度１０１５／Ｃｄ程度の
Ｎ型エピタ＋シヤル層２の表面から前記Ｐ型半導体基板
１に達するまでＰ型不純物例えばボロンを選択的に拡散
して、前記Ｐ型半導体基板からのゲート取り出し領域３
（不純物濃度は１０１９／Ｃｄ程度）を形成し、さらに
前記エピタキシヤル層２の表面から選択的にＰ型不純物
を拡散してゲート領域４（不純物濃度は１０２０／ｃ禮
度）を形成する。このときゲート取り出し領域３とゲー
ト領域４を拡散時に周縁部で短絡する必要がある。しか
るのちに前記エピタキシヤル層２表面より、例えばリン
なでのＮ型不純物を選択的に拡散して不純物濃度１０２
０／Ｃｄ腟度のソース領域５、およびドレイン領域６を
形成し従来のＮチヤンネルＪＦＥＴが完成する。７は酸
化膜である。
設けられた厚さ数μ川下純物濃度１０１５／Ｃｄ程度の
Ｎ型エピタ＋シヤル層２の表面から前記Ｐ型半導体基板
１に達するまでＰ型不純物例えばボロンを選択的に拡散
して、前記Ｐ型半導体基板からのゲート取り出し領域３
（不純物濃度は１０１９／Ｃｄ程度）を形成し、さらに
前記エピタキシヤル層２の表面から選択的にＰ型不純物
を拡散してゲート領域４（不純物濃度は１０２０／ｃ禮
度）を形成する。このときゲート取り出し領域３とゲー
ト領域４を拡散時に周縁部で短絡する必要がある。しか
るのちに前記エピタキシヤル層２表面より、例えばリン
なでのＮ型不純物を選択的に拡散して不純物濃度１０２
０／Ｃｄ腟度のソース領域５、およびドレイン領域６を
形成し従来のＮチヤンネルＪＦＥＴが完成する。７は酸
化膜である。
この場合、相互コンダクタンスおよび閾値電圧は前式（
４），（２）によつて決定される。次に第２図ａおよび
ｂに本発明の一実施例を示すそれぞれ模式的平面図およ
びＸ−Ｘ方向断面図を示す。従来のＪＦＥＴとの相違を
説明すれば、図ａより中空円柱状または環状のゲート領
域４を有しておりソース領域５とドレイン領域６はそれ
ぞれゲート領域４に四面より囲まれることになる。，よ
つて、Ｐ型半導体基板１とゲート領域４とによつて画成
されるチヤンネル領域は各々のソース領域・ドレイン領
域に対して、四面に配置されることになる。図ａに於い
て、円状または環状のコンタクトはどちらがドレイン領
域、ソース領域でも構わない。
４），（２）によつて決定される。次に第２図ａおよび
ｂに本発明の一実施例を示すそれぞれ模式的平面図およ
びＸ−Ｘ方向断面図を示す。従来のＪＦＥＴとの相違を
説明すれば、図ａより中空円柱状または環状のゲート領
域４を有しておりソース領域５とドレイン領域６はそれ
ぞれゲート領域４に四面より囲まれることになる。，よ
つて、Ｐ型半導体基板１とゲート領域４とによつて画成
されるチヤンネル領域は各々のソース領域・ドレイン領
域に対して、四面に配置されることになる。図ａに於い
て、円状または環状のコンタクトはどちらがドレイン領
域、ソース領域でも構わない。
なお、複数のソース領域およびドレイン領域をそれぞれ
共通に接続するソース電極およびドレイン領域の図示は
省略した。従来のＪＦＥＴはソース領域、ドレイン領域
が各々、両面より囲まれているため、本発明ＪＦＥＴは
従来ＪＦＥＴのそれに比し約２倍のチヤンネル領域を有
している。
共通に接続するソース電極およびドレイン領域の図示は
省略した。従来のＪＦＥＴはソース領域、ドレイン領域
が各々、両面より囲まれているため、本発明ＪＦＥＴは
従来ＪＦＥＴのそれに比し約２倍のチヤンネル領域を有
している。
従つて、実効のゲート幅が約２倍になり、前式（１）よ
り、相互コンダクタンスは約２倍になることが分る。ま
た、閾値電圧はゲート幅に関係なく従来のＪＦＥＴと同
一にすることができる。
り、相互コンダクタンスは約２倍になることが分る。ま
た、閾値電圧はゲート幅に関係なく従来のＪＦＥＴと同
一にすることができる。
このことは、同一の閾値電圧において相互コンダタタン
スが約２倍になるため回路上の特性向上を可能にするも
のである。さらに、本発明ＪＦＥＴにより従来ＪＦＥＴ
と相互コンダクタンスを同等程度とするならば有効素子
面積を小さくすることができるため、チツプを小さくで
き、低価格、低容量化が図れる。本発明ＪＦＥＴはマス
ク状のパターン変更を行うだけで製造工程は従来ＪＦＥ
Ｔと同じである。
スが約２倍になるため回路上の特性向上を可能にするも
のである。さらに、本発明ＪＦＥＴにより従来ＪＦＥＴ
と相互コンダクタンスを同等程度とするならば有効素子
面積を小さくすることができるため、チツプを小さくで
き、低価格、低容量化が図れる。本発明ＪＦＥＴはマス
ク状のパターン変更を行うだけで製造工程は従来ＪＦＥ
Ｔと同じである。
従つて、安定した歩留りで再現することが可能である。
以上のように、本発明ＪＦＥＴは、逆耐電圧および閾値
電圧の低下を招くことなく、相互コンダクタンスの大き
さ、低価格、低容量のＪＦＥＴを実現することが出来る
。
以上のように、本発明ＪＦＥＴは、逆耐電圧および閾値
電圧の低下を招くことなく、相互コンダクタンスの大き
さ、低価格、低容量のＪＦＥＴを実現することが出来る
。
以上、ＮチヤンネルＪＦＥＴについて説明したが、Ｐチ
ヤンネルＪＦＥＴに本発明を適用しうること、半導体と
しては、シリコンＧａＡｓ等に特定されるものではない
ことは言うまでもない。
ヤンネルＪＦＥＴに本発明を適用しうること、半導体と
しては、シリコンＧａＡｓ等に特定されるものではない
ことは言うまでもない。
第１図ａおよびｂは従来のＪＦＥＴにおけるそれぞれ平
面図およびＸ−Ｘ′方向断面図、第２図ａおよびｂは本
発明ＪＦＥＴの一実施例を示すそれぞれ平面図およびＸ
−Ｘ７方向断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型エ
ピタキシヤル層、３・・・・・・Ｐ＋型ゲート取り出し
領域、４・・・・・・Ｐ＋型ゲート領域、５・・・・・
・Ｎ＋型ソース領域、６・・・・・・Ｎ＋型ドレイン領
域、７・・・・・・酸化膜。
面図およびＸ−Ｘ′方向断面図、第２図ａおよびｂは本
発明ＪＦＥＴの一実施例を示すそれぞれ平面図およびＸ
−Ｘ７方向断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型エ
ピタキシヤル層、３・・・・・・Ｐ＋型ゲート取り出し
領域、４・・・・・・Ｐ＋型ゲート領域、５・・・・・
・Ｎ＋型ソース領域、６・・・・・・Ｎ＋型ドレイン領
域、７・・・・・・酸化膜。
Claims (1)
- １ 一導電型の半導体領域と、該半導体領域に設けられ
、他の導電型で互いに接触して連続する複数の中空円柱
状で、その深さが前記半導体領域の厚さよりも浅いゲー
ト領域と、該ゲート領域が形成する中空円柱の内部にそ
れぞれ円柱状に形成された前記一導電型の複数の第１の
電極領域と、前記ゲート領域が形成する中空円柱の外部
に形成された前記一導電型の複数の第２の電極領域とを
有し、前記ゲート領域、前記第１の電極領域および前記
第２の電極領域は前記一導電型の半導体領域の同一主面
に形成されており、かつ前記第１の電極領域および前記
第２の電極領域の一方をソース電極領域、他方をドレイ
ン電極領域としたことを特徴とする接合型電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53115352A JPS592386B2 (ja) | 1978-09-19 | 1978-09-19 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53115352A JPS592386B2 (ja) | 1978-09-19 | 1978-09-19 | 接合型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5541769A JPS5541769A (en) | 1980-03-24 |
| JPS592386B2 true JPS592386B2 (ja) | 1984-01-18 |
Family
ID=14660391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53115352A Expired JPS592386B2 (ja) | 1978-09-19 | 1978-09-19 | 接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592386B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4662198B2 (ja) * | 2004-04-14 | 2011-03-30 | 住友電気工業株式会社 | 横型半導体デバイスの配線構造 |
| JP5620767B2 (ja) * | 2010-09-17 | 2014-11-05 | パナソニック株式会社 | 半導体装置 |
| JP6217158B2 (ja) * | 2013-06-14 | 2017-10-25 | 日亜化学工業株式会社 | 電界効果トランジスタ |
-
1978
- 1978-09-19 JP JP53115352A patent/JPS592386B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5541769A (en) | 1980-03-24 |
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