JP6217158B2 - 電界効果トランジスタ - Google Patents
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- 230000005669 field effect Effects 0.000 title claims description 82
- 230000015572 biosynthetic process Effects 0.000 claims description 48
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000000052 comparative effect Effects 0.000 description 15
- 239000004020 conductor Substances 0.000 description 15
- 229910002704 AlGaN Inorganic materials 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
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Description
本発明は、電界効果トランジスタに関する。
電界効果トランジスタは、ソース電極、ドレイン電極、ゲート電極を含んで構成されるが、ソース電極、ドレイン電極、ゲート電極の電極構造が大きい最大電流と低いオン抵抗を得るために重要な要素となる。この電極構造として、特許文献１には、フィンガー状の電極構造（特許文献１の図１）とゲート電極をメッシュ状にした電極構造（特許文献１の図２Ｂ等）が開示されている。また、特許文献２には、ドレイン電極を島状に配置した電極構造が開示されている。特許文献２のドレイン電極を島状に配置した電極構造として、四角形または六角形のドレイン電極の周りにゲート電極を形成し、ゲート電極の外側の領域に複数の素子にまたがってソース電極を形成した電極構造が開示されている。
しかしながら、近年、最大電流を大きくでき、かつオン抵抗が低い電界効果トランジスタが求められており、従来の電極構造では十分対応できないという問題があった。
そこで、本発明は、最大電流を大きくでき、かつオン抵抗が低い電界効果トランジスタを提供することを目的とする。
上記目的を達成するために、本発明に係る電界効果トランジスタは、
複数の単位素子を備え、前記単位素子にそれぞれ対応して設けられた複数の環状のゲート電極と、該環状のゲート電極の内側の領域であるドレイン電極形成領域にそれぞれ設けられたドレイン電極と、前記ゲート電極の外側に設けられたソース電極と、を半導体層の一表面である第１表面に有し、前記ソース電極と前記ゲート電極間のソース・ゲート間間隔が前記ドレイン電極と前記ゲート電極間のドレイン・ゲート間間隔より小さい電界効果トランジスタであって、
前記ソース電極は、１つの単位素子に対して複数に分割して設けられており、該分割されたソース電極は隣接した単位素子のゲート電極によって囲まれたソース電極形成領域に設けられ、
前記ソース電極形成領域が前記ドレイン電極形成領域より小さいことを特徴とする電界効果トランジスタ。
複数の単位素子を備え、前記単位素子にそれぞれ対応して設けられた複数の環状のゲート電極と、該環状のゲート電極の内側の領域であるドレイン電極形成領域にそれぞれ設けられたドレイン電極と、前記ゲート電極の外側に設けられたソース電極と、を半導体層の一表面である第１表面に有し、前記ソース電極と前記ゲート電極間のソース・ゲート間間隔が前記ドレイン電極と前記ゲート電極間のドレイン・ゲート間間隔より小さい電界効果トランジスタであって、
前記ソース電極は、１つの単位素子に対して複数に分割して設けられており、該分割されたソース電極は隣接した単位素子のゲート電極によって囲まれたソース電極形成領域に設けられ、
前記ソース電極形成領域が前記ドレイン電極形成領域より小さいことを特徴とする電界効果トランジスタ。
以上のように構成された本発明に係る電界効果トランジスタは、複数の単位素子を備え、前記ソース・ゲート間間隔が前記ドレイン・ゲート間間隔より小さくなっており、前記ソース電極は１つの単位素子に対して複数に分割して設けられ、かつ該分割されたソース電極が形成される前記ソース電極形成領域が前記ドレイン電極形成領域より小さくなっている。これにより本発明に係る電界効果トランジスタでは、ドレイン電極の大きさを一定以上確保しつつ単位面積あたりに形成できる単位素子の数を多くでき、総チャネル幅を長くできる。したがって、本発明によれば、大きい最大電流と低いオン抵抗の電界効果トランジスタが得られる。
以下、図面を参照しながら本発明に係る実施形態の電界効果トランジスタについて説明する。
本発明に係る電極構造は、電界効果トランジスタに適用されて、最大電流を大きくでき、かつオン抵抗が低い電界効果トランジスタの提供を可能にするものである。
以下、実施形態の電極構造について説明する。
本発明に係る電極構造は、電界効果トランジスタに適用されて、最大電流を大きくでき、かつオン抵抗が低い電界効果トランジスタの提供を可能にするものである。
以下、実施形態の電極構造について説明する。
実施形態１．
図１Ａは、本発明に係る実施形態１の電界効果トランジスタの電極構成を示す平面図である。図１Ｂは、実施形態１の電界効果トランジスタの断面図であり、図１ＡのＡ−Ａ’線についての断面を示している。実施形態１の電界効果トランジスタは、本発明に係る電極構造をＧａＮ系ＨＥＭＴに適用した例を示しており、実施形態１の電界効果トランジスタにより、最大電流を大きくでき、かつオン抵抗が低いＧａＮ系ＨＥＭＴの提供を可能にするものである。このＧａＮ系ＨＥＭＴは、例えば、基板１と、基板１上に形成されたアンドープＧａＮ層２、アンドープＧａＮ層２の上に形成されたアンドープＡｌＧａＮ層３とを含み、アンドープＡｌＧａＮ層の表面に本発明に係る電極構造が形成される。尚、ＧａＮ系ＨＥＭＴは、アンドープＧａＮ層とアンドープＡｌＧａＮ層の界面近傍に形成される２次元電子ガス層５（チャネル）を利用するものである。
図１Ａは、本発明に係る実施形態１の電界効果トランジスタの電極構成を示す平面図である。図１Ｂは、実施形態１の電界効果トランジスタの断面図であり、図１ＡのＡ−Ａ’線についての断面を示している。実施形態１の電界効果トランジスタは、本発明に係る電極構造をＧａＮ系ＨＥＭＴに適用した例を示しており、実施形態１の電界効果トランジスタにより、最大電流を大きくでき、かつオン抵抗が低いＧａＮ系ＨＥＭＴの提供を可能にするものである。このＧａＮ系ＨＥＭＴは、例えば、基板１と、基板１上に形成されたアンドープＧａＮ層２、アンドープＧａＮ層２の上に形成されたアンドープＡｌＧａＮ層３とを含み、アンドープＡｌＧａＮ層の表面に本発明に係る電極構造が形成される。尚、ＧａＮ系ＨＥＭＴは、アンドープＧａＮ層とアンドープＡｌＧａＮ層の界面近傍に形成される２次元電子ガス層５（チャネル）を利用するものである。
実施形態１の電界効果トランジスタは、それぞれドレイン電極１３と、そのドレイン電極１３の周りにそれぞれ設けられたゲート電極１２と、該ゲート電極１２の外側に設けられたソース電極１１の一部を含んで構成される複数の単位素子を含む。実施形態１の電界効果トランジスタにおいて、ドレイン電極１３とゲート電極１２とソース電極１１は、半導体層の一つの表面（第１表面）に形成される。また、半導体層の第１表面において、ドレイン電極１３とゲート電極１２は単位素子ごとに設けられており、ソース電極１１は各単位素子のゲート電極１２の外側に設けられることにより複数の単位素子に共有され、その複数の単位素子においてソース電極としての役割を果たす。ここで、第１表面において、ドレイン電極１３とゲート電極１２とが単位素子ごとに設けられているとは、機能的にみてどの単位素子に属し、どの単位素子のドレイン電極またはゲート電極としての機能を果たしているか区別して把握できることをいい、ゲート電極１２間またはドレイン電極１３間が第１表面上または第１表面上に形成される絶縁層の表面で電気的に繋がっていてもよいし、例えば、半導体層に設けられる貫通孔などを介して電気的に繋がっていてもよい。すなわち、実施形態１では、六角形のドレイン電極１３は第１表面上でそれぞれ独立して設けられており、それぞれ各単位素子においてドレイン電極としての役割を果たしているが、例えば、第１表面以外の部分で電気的に繋がっていてもよい。また、ゲート電極１２は、第１表面においてゲート電極接続部１２cを介して繋がっているが、ゲート電極接続部１２cを除く円環状のゲート電極１２がそれぞれ各単位素子においてゲート電極としての役割を果たしており、円環状のゲート電極１２は複数の単位素子によって共有されるものではない。
これに対して、ソース電極１１は、隣り合う複数（３つ）の単位素子のゲート電極１２に囲まれた領域に形成されており、その複数（３つ）の単位素子の共通のソース電極として機能する。
これに対して、ソース電極１１は、隣り合う複数（３つ）の単位素子のゲート電極１２に囲まれた領域に形成されており、その複数（３つ）の単位素子の共通のソース電極として機能する。
以下、実施形態１の電界効果トランジスタについてより詳細に説明する。
実施形態１の電界効果トランジスタは、それぞれ中心が正三角格子の格子点に一致するように配置された複数の単位素子から構成されている。また、各単位素子はそれぞれ、各格子点を中心とした六角形のドレイン電極１３とドレイン電極１３の外周から所定の間隔Ｌ２を隔てて六角形の環状に形成されたゲート電極１２と、ゲート電極１２の外側の領域にゲート電極１２から所定の間隔Ｌ１を隔てて設けられた複数に分割されたソース電極１１とを含んで構成される。本実施形態１の電界効果トランジスタにおいて、単位素子はさらに以下の６つの要素トランジスタから構成されていると考えることができる。
すなわち、１つの要素トランジスタは、六角形のドレイン電極１３を、仮想的に６つの領域に分けたときの１つのドレイン電極１３（ｎ）と、六角環状のゲート電極１２の１つの辺に相当するゲート電極１２（ｎ）と、１つのソース電極１１（ｎ）とを含んで構成され、その要素トランジスタが６個集まって単位素子が構成される。ここで、ｎは１〜６の整数である。また、本明細書において、ソース電極及びゲート電極に関し、部位を特定する場合には、ソース電極１１（ｎ）又はゲート電極１２（ｎ）と記載し、部位を特定する必要がない場合には、単に、ソース電極１１又はゲート電極１２と記載する。
実施形態１の電界効果トランジスタは、それぞれ中心が正三角格子の格子点に一致するように配置された複数の単位素子から構成されている。また、各単位素子はそれぞれ、各格子点を中心とした六角形のドレイン電極１３とドレイン電極１３の外周から所定の間隔Ｌ２を隔てて六角形の環状に形成されたゲート電極１２と、ゲート電極１２の外側の領域にゲート電極１２から所定の間隔Ｌ１を隔てて設けられた複数に分割されたソース電極１１とを含んで構成される。本実施形態１の電界効果トランジスタにおいて、単位素子はさらに以下の６つの要素トランジスタから構成されていると考えることができる。
すなわち、１つの要素トランジスタは、六角形のドレイン電極１３を、仮想的に６つの領域に分けたときの１つのドレイン電極１３（ｎ）と、六角環状のゲート電極１２の１つの辺に相当するゲート電極１２（ｎ）と、１つのソース電極１１（ｎ）とを含んで構成され、その要素トランジスタが６個集まって単位素子が構成される。ここで、ｎは１〜６の整数である。また、本明細書において、ソース電極及びゲート電極に関し、部位を特定する場合には、ソース電極１１（ｎ）又はゲート電極１２（ｎ）と記載し、部位を特定する必要がない場合には、単に、ソース電極１１又はゲート電極１２と記載する。
ここで、ドレイン電極１３（ｎ）は、六角形のドレイン電極１３の一辺を底辺とし六角形の中心を頂点とする正三角形の領域であり、ドレイン電極１３の６分の１の面積を有する。また、本実施形態１において、六角形のドレイン電極１３の一辺、すなわちドレイン電極１３（ｎ）の底辺と、ソース電極１１（ｎ）の一辺（ドレイン電極１３（ｎ）の底辺に対向する一辺）は同程度の長さに設定されている。また、ソース電極１１（ｎ）は、隣接する３つの三角格子点に配置された３つの単位素子のゲート電極１２（ｎ）によって囲まれた正三角形の領域（ソース電極形成領域１０ｓ）にそれぞれのゲート電極１２（ｎ）から等距離になるように正三角形形状に形成されており、その３つの単位素子に共有されて、その３つの単位素子に対してそれぞれソース電極としての役割を果たしている。
また、隣り合う単位素子のゲート電極１２は第１表面上で接続されている。これに対して、図１Ｃに示すように、ソース電極１１は第１表面に形成された第１絶縁膜１６上で複数の単位素子間にわたって接続されている。具体的には、第１表面上にソース電極１１、ゲート電極１２及びドレイン電極１３を覆う第１絶縁膜１６を形成して、ソース電極１１上の第１絶縁膜１６に貫通孔を形成し、例えば、その貫通孔の中に導電材料を充填し、その導電材料を第１絶縁膜１６上で接続する。尚、図１Ｃにおいて、貫通孔の中に導電材料とその導電材料を第１絶縁膜上で接続する導体とをソース接続導体として１４の符号を付して示している。また、ドレイン電極１３は第１絶縁膜１６上に形成した第２絶縁膜１７上で複数の単位素子間にわたって接続されている。具体的には、ドレイン電極１３上の第１絶縁膜１６と第２絶縁膜１７とを貫通する貫通孔を形成し、例えば、その貫通孔の中に導電材料を充填し、その導電材料を第２絶縁膜１７上で接続する。尚、図１Ｃにおいて、貫通孔の中に導電材料とその導電材料を第２絶縁膜上で接続する導体とをドレイン接続導体として１５の符号を付して示している。
以上のように構成された実施形態１の電極構成では、ソース・ゲート間間隔Ｌ１がドレイン・ゲート間間隔Ｌ２より小さいことを考慮して、
（ａ）１つの単位素子に対応して設けるソース電極を複数に分割しかつ、
（ｂ）その分割したソース電極１１(ｎ)を形成する隣接する単位素子のゲート電極１２によって囲まれた領域（ソース電極形成領域１０ｓという。）の面積を、ドレイン電極１３を形成するゲート電極１２に囲まれた領域(以下、ドレイン電極形成領域１０ｄという。)より小さくしている。
具体的には、実施形態１では、
（ａ）１つの単位素子に対応して設けるソース電極を６つに分割しかつ、
（ｂ）その分割したソース電極１１(ｎ)を形成する隣接する３つの単位素子のゲート電極１２（ｎ）によって囲まれた正三角形のソース電極形成領域１０ｓの面積を、ドレイン電極１３を形成する６角環状のゲート電極１２に囲まれたドレイン電極形成領域１０ｄより小さくして、
ソース電極１１が第１表面上で占める面積を小さくし、より多くの単位素子の形成を可能にする電極構成をとっている。より具体的には、正三角形のソース電極形成領域１０ｓの面積を、ドレイン電極１３を形成する６角環状のゲート電極１２に囲まれたドレイン電極形成領域１０ｄの１／６にしている。
ソース・ゲート間間隔Ｌ１がドレイン・ゲート間間隔Ｌ２より小さいことを考慮して、以上のように構成することにより、ドレイン電極１３の大きさを一定以上確保しつつ単位面積あたりに形成できる単位素子の数を多くできることから、ゲート電極１２の総延長を長くでき、総チャネル幅を長くできる。このように、本実施形態１の電極構造では、ドレイン電極１３の大きさを一定以上確保しつつゲート電極１２の総延長を長くできるので、全体として大きい最大電流と低いオン抵抗が得られる。また、単位素子あたりのチャネル幅を一定以上確保しつつ単位面積あたりの単位素子の数を多くできるので、単位面積あたりのチャネル幅を大きくでき、高密度の素子を作製することができる。
（ａ）１つの単位素子に対応して設けるソース電極を複数に分割しかつ、
（ｂ）その分割したソース電極１１(ｎ)を形成する隣接する単位素子のゲート電極１２によって囲まれた領域（ソース電極形成領域１０ｓという。）の面積を、ドレイン電極１３を形成するゲート電極１２に囲まれた領域(以下、ドレイン電極形成領域１０ｄという。)より小さくしている。
具体的には、実施形態１では、
（ａ）１つの単位素子に対応して設けるソース電極を６つに分割しかつ、
（ｂ）その分割したソース電極１１(ｎ)を形成する隣接する３つの単位素子のゲート電極１２（ｎ）によって囲まれた正三角形のソース電極形成領域１０ｓの面積を、ドレイン電極１３を形成する６角環状のゲート電極１２に囲まれたドレイン電極形成領域１０ｄより小さくして、
ソース電極１１が第１表面上で占める面積を小さくし、より多くの単位素子の形成を可能にする電極構成をとっている。より具体的には、正三角形のソース電極形成領域１０ｓの面積を、ドレイン電極１３を形成する６角環状のゲート電極１２に囲まれたドレイン電極形成領域１０ｄの１／６にしている。
ソース・ゲート間間隔Ｌ１がドレイン・ゲート間間隔Ｌ２より小さいことを考慮して、以上のように構成することにより、ドレイン電極１３の大きさを一定以上確保しつつ単位面積あたりに形成できる単位素子の数を多くできることから、ゲート電極１２の総延長を長くでき、総チャネル幅を長くできる。このように、本実施形態１の電極構造では、ドレイン電極１３の大きさを一定以上確保しつつゲート電極１２の総延長を長くできるので、全体として大きい最大電流と低いオン抵抗が得られる。また、単位素子あたりのチャネル幅を一定以上確保しつつ単位面積あたりの単位素子の数を多くできるので、単位面積あたりのチャネル幅を大きくでき、高密度の素子を作製することができる。
その理由を具体的に説明すると、ソース・ゲート間間隔とドレイン・ゲート間間隔とが同じである場合には、例えば、ゲート電極１０２を格子状に形成して、そのゲート電極１０２によって仕切られた同一面積の領域に交互にソース電極とドレイン電極とを同じ大きさの正方形に形成すれば、ソース電極とドレイン電極両方の電極について必要最小限の電極面積にすると単位面積あたりの単位素子数を多くできる。したがって、この場合には、本実施形態１の電極構造と同程度に単位面積あたりの単位素子の数を多くできる。
しかしながら、高耐圧化を図るためには、ソース・ゲート間間隔に比較してドレイン・ゲート間間隔を大きくする必要がある。特に、ＧａＮ、ＡｌＧａＮ、ＡｌＮ等の窒化物半導体からなるＧａＮ系電界効果トランジスタは、両面に電極形成するＳｉや耐圧限界が低いＧａＡｓ等と異なり、全ての電極を一面に形成する構造において高耐圧が要求される傾向があるため、ドレイン・ゲート間間隔を大きくすることが好ましい。例えばゲート電極とドレイン電極との距離は、１〜５０μｍとすることができ、５〜２０μｍとすることがさらに好ましい。しかし、この場合に、ゲート電極１０２を正方格子状に形成して、そのゲート電極１０２によって仕切られた同一面積の領域に交互にソース電極とドレイン電極とを形成した図１３に示す電極構造では、以下のような問題が生じる。
第１に、ソース・ゲート間間隔に比較してドレイン・ゲート間間隔を大きくすると、図１３及び図１４に示すように、相対的にソース電極１０１が大きくなり、全素子面積中においてソース電極１０１が占める割合が大きくなり、単位面積あたりの単位素子数が制限されて総チャネル幅を大きくすることができない。
また、単位面積中の単位素子の個数を多くするとドレイン電極１０３が小さくなるので、ドレイン電極１０３の必要な面積を確保するために単位面積中の単位素子の個数が制限される。すなわち、ゲート電極１２の格子を小さくすることがドレイン電極１０３の必要な面積を確保するために制限されて、ゲート電極１２の総延長を十分長くすることができない。例えば、図１４に示すように、ドレイン電極１０３が小さくなりすぎると、ドレイン電極１０３間の接続や給電が難しくなる、ドレイン電極１０３のコンタクト抵抗が高くなる等の問題が生じる。
したがって、図１３に示す電極構造では、総チャネル幅を長くすることに限界があり、大きな最大電流と低いオン抵抗を得ることが困難になる。
しかしながら、高耐圧化を図るためには、ソース・ゲート間間隔に比較してドレイン・ゲート間間隔を大きくする必要がある。特に、ＧａＮ、ＡｌＧａＮ、ＡｌＮ等の窒化物半導体からなるＧａＮ系電界効果トランジスタは、両面に電極形成するＳｉや耐圧限界が低いＧａＡｓ等と異なり、全ての電極を一面に形成する構造において高耐圧が要求される傾向があるため、ドレイン・ゲート間間隔を大きくすることが好ましい。例えばゲート電極とドレイン電極との距離は、１〜５０μｍとすることができ、５〜２０μｍとすることがさらに好ましい。しかし、この場合に、ゲート電極１０２を正方格子状に形成して、そのゲート電極１０２によって仕切られた同一面積の領域に交互にソース電極とドレイン電極とを形成した図１３に示す電極構造では、以下のような問題が生じる。
第１に、ソース・ゲート間間隔に比較してドレイン・ゲート間間隔を大きくすると、図１３及び図１４に示すように、相対的にソース電極１０１が大きくなり、全素子面積中においてソース電極１０１が占める割合が大きくなり、単位面積あたりの単位素子数が制限されて総チャネル幅を大きくすることができない。
また、単位面積中の単位素子の個数を多くするとドレイン電極１０３が小さくなるので、ドレイン電極１０３の必要な面積を確保するために単位面積中の単位素子の個数が制限される。すなわち、ゲート電極１２の格子を小さくすることがドレイン電極１０３の必要な面積を確保するために制限されて、ゲート電極１２の総延長を十分長くすることができない。例えば、図１４に示すように、ドレイン電極１０３が小さくなりすぎると、ドレイン電極１０３間の接続や給電が難しくなる、ドレイン電極１０３のコンタクト抵抗が高くなる等の問題が生じる。
したがって、図１３に示す電極構造では、総チャネル幅を長くすることに限界があり、大きな最大電流と低いオン抵抗を得ることが困難になる。
これに対して、本実施形態１では、ソース・ゲート間間隔Ｌ１がドレイン・ゲート間間隔Ｌ２より小さいことを考慮して、
（ａ）１つの単位素子に対応して設けるソース電極１１を複数６個のソース電極１１（ｎ）に分割しかつ、（ｂ）ソース電極１１(ｎ)を形成するソース電極形成領域１０ｓの面積を、ドレイン電極１３を形成するドレイン電極形成領域１０ｄより小さくして、ソース電極１１及びソース電極形成領域の面積が相対的に大きくなることを抑制している。
例えば、実施形態１の電極構造では、ソース・ゲート間間隔Ｌ１とドレイン・ゲート間間隔Ｌ２の比は、図１３の電極構造と同程度に設定しているが、１つの単位素子におけるドレイン電極１３の面積とソース電極１１（１）〜１１（６）を合計したソース電極の面積は同じである。
これに対して、図１３に示す電極構造では、ドレイン電極１０３の面積よりソース電極１０１の面積が明らかに大きくなっている。
（ａ）１つの単位素子に対応して設けるソース電極１１を複数６個のソース電極１１（ｎ）に分割しかつ、（ｂ）ソース電極１１(ｎ)を形成するソース電極形成領域１０ｓの面積を、ドレイン電極１３を形成するドレイン電極形成領域１０ｄより小さくして、ソース電極１１及びソース電極形成領域の面積が相対的に大きくなることを抑制している。
例えば、実施形態１の電極構造では、ソース・ゲート間間隔Ｌ１とドレイン・ゲート間間隔Ｌ２の比は、図１３の電極構造と同程度に設定しているが、１つの単位素子におけるドレイン電極１３の面積とソース電極１１（１）〜１１（６）を合計したソース電極の面積は同じである。
これに対して、図１３に示す電極構造では、ドレイン電極１０３の面積よりソース電極１０１の面積が明らかに大きくなっている。
また、本実施形態１では、ソース・ゲート間間隔Ｌ１がドレイン・ゲート間間隔Ｌ２より小さいことを考慮して、
（ａ）１つの単位素子に対応して設けるソース電極１１を複数６個のソース電極１１（ｎ）に分割しかつ、（ｂ）ソース電極１１(ｎ)を形成するソース電極形成領域１０ｓの面積を、ドレイン電極１３を形成するドレイン電極形成領域１０ｄより小さくして、ソース電極１１（ｎ）に比較してドレイン電極１３を大きくしているので、ドレイン・ゲート間間隔Ｌ２をソース・ゲート間間隔Ｌ１に比べてより大きくすることができ、より高耐圧の素子を提供できる。
したがって、本実施形態１の電極構造を電界効果トランジスタに適用することにより、最大電流を大きくでき、かつオン抵抗が低い電界効果トランジスタの提供が可能になる。
（ａ）１つの単位素子に対応して設けるソース電極１１を複数６個のソース電極１１（ｎ）に分割しかつ、（ｂ）ソース電極１１(ｎ)を形成するソース電極形成領域１０ｓの面積を、ドレイン電極１３を形成するドレイン電極形成領域１０ｄより小さくして、ソース電極１１（ｎ）に比較してドレイン電極１３を大きくしているので、ドレイン・ゲート間間隔Ｌ２をソース・ゲート間間隔Ｌ１に比べてより大きくすることができ、より高耐圧の素子を提供できる。
したがって、本実施形態１の電極構造を電界効果トランジスタに適用することにより、最大電流を大きくでき、かつオン抵抗が低い電界効果トランジスタの提供が可能になる。
実施形態２．
図２は、実施形態２の電界効果トランジスタの電極構成を示す平面図である。
実施形態２の電界効果トランジスタは、ドレイン電極２３の一辺をソース電極２１の一辺より小さくしている点、一方向に配列された単位素子間のゲート電極２２をゲート電極接続部２２ｃにより接続し、他の隣接する単位素子間ではゲート電極２２を離間して設けている点で実施形態１とは異なっている。尚、実施形態２の電界効果トランジスタにおいて、ソース・ゲート間間隔がドレイン・ゲート間間隔より小さく、ソース電極形成領域２０ｓの面積がドレイン電極形成領域２０ｄより小さい点は実施形態１と同様である。
以上のように、実施形態２の電界効果トランジスタの電極構成では、一方向に配列された単位素子間のゲート電極２２を所定の長さのゲート電極接続部２２ｃにより接続し、他の隣接する単位素子間ではゲート電極２２を離間して設けているので、ソース電極形成領域２０ｓを実施形態１のソース電極形成領域１０ｓと同程度の面積としつつドレイン電極形成領域２０ｄの面積を実施形態１のドレイン電極形成領域１０ｄの面積より小さくできる。
図２は、実施形態２の電界効果トランジスタの電極構成を示す平面図である。
実施形態２の電界効果トランジスタは、ドレイン電極２３の一辺をソース電極２１の一辺より小さくしている点、一方向に配列された単位素子間のゲート電極２２をゲート電極接続部２２ｃにより接続し、他の隣接する単位素子間ではゲート電極２２を離間して設けている点で実施形態１とは異なっている。尚、実施形態２の電界効果トランジスタにおいて、ソース・ゲート間間隔がドレイン・ゲート間間隔より小さく、ソース電極形成領域２０ｓの面積がドレイン電極形成領域２０ｄより小さい点は実施形態１と同様である。
以上のように、実施形態２の電界効果トランジスタの電極構成では、一方向に配列された単位素子間のゲート電極２２を所定の長さのゲート電極接続部２２ｃにより接続し、他の隣接する単位素子間ではゲート電極２２を離間して設けているので、ソース電極形成領域２０ｓを実施形態１のソース電極形成領域１０ｓと同程度の面積としつつドレイン電極形成領域２０ｄの面積を実施形態１のドレイン電極形成領域１０ｄの面積より小さくできる。
以上のように構成された実施形態２の電界効果トランジスタは、ソース・ゲート間間隔がドレイン・ゲート間間隔より小さく、ソース電極形成領域２０ｓの面積がドレイン電極形成領域２０ｄより小さいことから実施形態１の電界効果トランジスタと同様の効果を有する。
また、実施形態２の電界効果トランジスタは、ドレイン電極２３の一辺をソース電極２１の一辺より小さくしているので、単位素子を高密度に形成することができ、全体としてのチャネル幅をより長くできる。
また、図１〜４のように、ドレイン電極２３およびソース電極２１の平面視形状が多角形であって且つドレイン電極２３の角数がソース電極２１の角数より大きい場合には、ドレイン電極２３の一辺をソース電極２１の一辺より小さくしてもドレイン電極２３の面積が小さくなりすぎないため、上述したドレイン電極の小面積化による問題（ドレイン電極間の接続や給電が難しくなる、ドレイン電極のコンタクト抵抗が高くなる等）が生じにくい。例えば、六角形のドレイン電極２３の一辺は、三角形のソース電極２１の一辺の半分程度にまで小さくすることができる。
ここで、ソース電極２１の一辺を例えば８μｍとした場合、ドレイン電極２３の一辺を４μｍ程度にできる。
また、実施形態２の電界効果トランジスタは、ドレイン電極２３の一辺をソース電極２１の一辺より小さくしているので、単位素子を高密度に形成することができ、全体としてのチャネル幅をより長くできる。
また、図１〜４のように、ドレイン電極２３およびソース電極２１の平面視形状が多角形であって且つドレイン電極２３の角数がソース電極２１の角数より大きい場合には、ドレイン電極２３の一辺をソース電極２１の一辺より小さくしてもドレイン電極２３の面積が小さくなりすぎないため、上述したドレイン電極の小面積化による問題（ドレイン電極間の接続や給電が難しくなる、ドレイン電極のコンタクト抵抗が高くなる等）が生じにくい。例えば、六角形のドレイン電極２３の一辺は、三角形のソース電極２１の一辺の半分程度にまで小さくすることができる。
ここで、ソース電極２１の一辺を例えば８μｍとした場合、ドレイン電極２３の一辺を４μｍ程度にできる。
実施形態３．
図３は、実施形態３の電界効果トランジスタの電極構成を示す平面図である。
実施形態３の電界効果トランジスタは、ドレイン電極３３の一辺をソース電極３１の一辺より小さくしている点、単位素子間のゲート電極３２をゲート電極接続部３２ｃにより接触するように接続している実施形態１とは異なっている。尚、実施形態３の電界効果トランジスタにおいて、ソース・ゲート間間隔がドレイン・ゲート間間隔より小さく、ソース電極形成領域３０ｓの面積がドレイン電極形成領域３０ｄより小さい点は実施形態１と同様である。
以上のように、実施形態３の電界効果トランジスタの電極構成では、単位素子間のゲート電極３２をゲート電極接続部３２ｃにより接触するように接続しているので、ソース電極形成領域３０ｓを実施形態１のソース電極形成領域１０ｓと同程度の面積としつつドレイン電極形成領域３０ｄの面積を実施形態１のドレイン電極形成領域１０ｄの面積より小さくできる。
図３は、実施形態３の電界効果トランジスタの電極構成を示す平面図である。
実施形態３の電界効果トランジスタは、ドレイン電極３３の一辺をソース電極３１の一辺より小さくしている点、単位素子間のゲート電極３２をゲート電極接続部３２ｃにより接触するように接続している実施形態１とは異なっている。尚、実施形態３の電界効果トランジスタにおいて、ソース・ゲート間間隔がドレイン・ゲート間間隔より小さく、ソース電極形成領域３０ｓの面積がドレイン電極形成領域３０ｄより小さい点は実施形態１と同様である。
以上のように、実施形態３の電界効果トランジスタの電極構成では、単位素子間のゲート電極３２をゲート電極接続部３２ｃにより接触するように接続しているので、ソース電極形成領域３０ｓを実施形態１のソース電極形成領域１０ｓと同程度の面積としつつドレイン電極形成領域３０ｄの面積を実施形態１のドレイン電極形成領域１０ｄの面積より小さくできる。
以上のように構成された実施形態３の電界効果トランジスタは、ソース・ゲート間間隔がドレイン・ゲート間間隔より小さく、ソース電極形成領域３０ｓの面積がドレイン電極形成領域３０ｄより小さいことから実施形態１の電界効果トランジスタと同様の効果を有する。
また、実施形態３の電界効果トランジスタは、ドレイン電極３３の一辺をソース電極３１の一辺より小さくしているので、単位素子を高密度に形成することができ、全体としてのチャネル幅をより長くできる。
ここで、ソース電極３１の一辺を例えば８μｍとした場合、ドレイン電極３３の一辺を６μｍ程度にできる。
また、実施形態３の電界効果トランジスタは、ドレイン電極３３の一辺をソース電極３１の一辺より小さくしているので、単位素子を高密度に形成することができ、全体としてのチャネル幅をより長くできる。
ここで、ソース電極３１の一辺を例えば８μｍとした場合、ドレイン電極３３の一辺を６μｍ程度にできる。
実施形態４．
図４は、実施形態４の電界効果トランジスタの電極構成を示す平面図である。
実施形態４の電界効果トランジスタは、ゲート電極４２を実施形態２のゲート電極接続部２２ｃに代えて所定の長さのゲート電極接続部４２ｃにより立体的に接続している点で実施形態２とは異なっている。尚、実施形態４の電界効果トランジスタにおいて、ソース・ゲート間間隔がドレイン・ゲート間間隔より小さく、ソース電極形成領域４０ｓの面積がドレイン電極形成領域４０ｄより小さい点は実施形態２と同様である。また、ゲート電極接続部４２ｃにより立体的に接続とは、半導体層の第１表面では分離されているものを、例えば、第１絶縁膜１６の表面などの第１表面とは異なる面上で接続することをいう。
以上のように、実施形態４の電界効果トランジスタの電極構成では、ゲート電極４２を所定の長さのゲート電極接続部４２ｃにより立体的に接続しているので、ソース電極形成領域４０ｓを実施形態１のソース電極形成領域１０ｓと同程度の面積としつつドレイン電極形成領域４０ｄの面積を実施形態１のドレイン電極形成領域１０ｄの面積より小さくできる。
図４は、実施形態４の電界効果トランジスタの電極構成を示す平面図である。
実施形態４の電界効果トランジスタは、ゲート電極４２を実施形態２のゲート電極接続部２２ｃに代えて所定の長さのゲート電極接続部４２ｃにより立体的に接続している点で実施形態２とは異なっている。尚、実施形態４の電界効果トランジスタにおいて、ソース・ゲート間間隔がドレイン・ゲート間間隔より小さく、ソース電極形成領域４０ｓの面積がドレイン電極形成領域４０ｄより小さい点は実施形態２と同様である。また、ゲート電極接続部４２ｃにより立体的に接続とは、半導体層の第１表面では分離されているものを、例えば、第１絶縁膜１６の表面などの第１表面とは異なる面上で接続することをいう。
以上のように、実施形態４の電界効果トランジスタの電極構成では、ゲート電極４２を所定の長さのゲート電極接続部４２ｃにより立体的に接続しているので、ソース電極形成領域４０ｓを実施形態１のソース電極形成領域１０ｓと同程度の面積としつつドレイン電極形成領域４０ｄの面積を実施形態１のドレイン電極形成領域１０ｄの面積より小さくできる。
以上のように構成された実施形態４の電界効果トランジスタは、ソース・ゲート間間隔がドレイン・ゲート間間隔より小さく、ソース電極形成領域４０ｓの面積がドレイン電極形成領域４０ｄより小さいことから実施形態１の電界効果トランジスタと同様の効果を有する。
また、実施形態４の電界効果トランジスタは、ドレイン電極４３の一辺をソース電極４１の一辺より小さくしているので、単位素子を高密度に形成することができ、全体としてのチャネル幅をより長くできる。
ここで、ソース電極４１の一辺を例えば８μｍとした場合、ドレイン電極４３の一辺を４μｍ程度にできる。
また、実施形態４の電界効果トランジスタは、ドレイン電極４３の一辺をソース電極４１の一辺より小さくしているので、単位素子を高密度に形成することができ、全体としてのチャネル幅をより長くできる。
ここで、ソース電極４１の一辺を例えば８μｍとした場合、ドレイン電極４３の一辺を４μｍ程度にできる。
以上の実施形態１〜４の電界効果トランジスタでは、ゲート電極１２〜４２を六角環状とし、ドレイン電極１３〜４３を六角形、ソース電極１１〜４１を三角形とした例で示した。
しかしながら、本発明は実施形態で例示した各電極形状に限定されるものではなく、例えば、図５に示すように、環状のゲート電極５２を円形、ドレイン電極５３を円形、ソース電極５１を変形三角形とすることもできる。
ここで、変形三角形とは、ゲート電極等を円形とした場合、その１〜３辺が円弧状に凹んだ三角形のことをいう。
また、本発明では、例えば、環状のゲート電極をｎ角形（ｎは５以上の整数）、ドレイン電極をｎ角形（ｎは５以上の整数）としてもよい。この際、ドレイン電極は任意である。
しかしながら、本発明は実施形態で例示した各電極形状に限定されるものではなく、例えば、図５に示すように、環状のゲート電極５２を円形、ドレイン電極５３を円形、ソース電極５１を変形三角形とすることもできる。
ここで、変形三角形とは、ゲート電極等を円形とした場合、その１〜３辺が円弧状に凹んだ三角形のことをいう。
また、本発明では、例えば、環状のゲート電極をｎ角形（ｎは５以上の整数）、ドレイン電極をｎ角形（ｎは５以上の整数）としてもよい。この際、ドレイン電極は任意である。
また、以上の実施形態１〜４の電界効果トランジスタでは、単位素子を高密度に配置できるように単位素子をその中心が三角格子の格子点に一致するように配列した。
しかしながら、本発明はこれに限定されるものではなく、例えば、単位素子をその中心が四角格子の格子点に一致するように配列してもよく、さらには正方格子の格子点に一致するように配列してもよい。
単位素子をその中心が正方格子の格子点に一致するように配列した場合、図６に示すように、環状のゲート電極６２及びドレイン電極６３を六角形としたときにはソース電極６１は四角形(例えば、菱形)となり、図７に示すように、環状のゲート電極７２及びドレイン電極７３を円形としたときには、ソース電極７１は円弧状に凹んだ４辺を有する変形四角形となる。
しかしながら、本発明はこれに限定されるものではなく、例えば、単位素子をその中心が四角格子の格子点に一致するように配列してもよく、さらには正方格子の格子点に一致するように配列してもよい。
単位素子をその中心が正方格子の格子点に一致するように配列した場合、図６に示すように、環状のゲート電極６２及びドレイン電極６３を六角形としたときにはソース電極６１は四角形(例えば、菱形)となり、図７に示すように、環状のゲート電極７２及びドレイン電極７３を円形としたときには、ソース電極７１は円弧状に凹んだ４辺を有する変形四角形となる。
実施例１として、図２に示す実施形態２の電極構造を有する電界効果トランジスタを作製した。実施例１の電界効果トランジスタは、ＧａＮ系ＨＥＭＴであり、基板１として、サファイア基板を使用し、その基板１上に、厚さ０．５μｍのアンドープＧａＮ層と、厚さ０．９ｎｍのＡｌＮ層と、厚さ７ｎｍのアンドープＡｌＧａＮ層と、を順に積層し、詳細以下に示す構造のゲート電極、ドレイン電極、ソース電極を形成して作製した。
実施例１において、単位素子の配列を規定する三角格子の格子点間隔は、約２７μｍとした。六角形のドレイン電極２３の一辺は３．９μｍとし、六角環状のゲート電極２２の一辺（ここではドレイン電極２３側の内径で示す）は約１２μｍとし、三角形のソース電極２１の一辺は８μｍとした。
また、各電極間の距離（間隔）は、
ソース電極−ゲート電極間距離：２μｍ、
ゲート長（ゲート電極の幅）：１μｍ、
ゲート電極−ドレイン電極間距離：７μｍ、
とした。
以上のようにして、図９に示すように、半導体層の第１表面の１ｍｍ角の範囲に、単位素子（ここでは、ドレイン電極１個とその周辺を単位素子１個とする）を１６１３個含む実施例１の電界効果トランジスタを形成した。
尚、単位素子間において、ドレイン電極間は、絶縁膜を介してＡｕめっきにより互いに接続した。ソース電極間も同様に、絶縁膜を介してＡｕめっきで接続した。
また、図９中、２１Ｐはソースパッド電極、２２Ｐはゲートパッド電極、２３Ｐはドレインパッド電極である。
また、各電極間の距離（間隔）は、
ソース電極−ゲート電極間距離：２μｍ、
ゲート長（ゲート電極の幅）：１μｍ、
ゲート電極−ドレイン電極間距離：７μｍ、
とした。
以上のようにして、図９に示すように、半導体層の第１表面の１ｍｍ角の範囲に、単位素子（ここでは、ドレイン電極１個とその周辺を単位素子１個とする）を１６１３個含む実施例１の電界効果トランジスタを形成した。
尚、単位素子間において、ドレイン電極間は、絶縁膜を介してＡｕめっきにより互いに接続した。ソース電極間も同様に、絶縁膜を介してＡｕめっきで接続した。
また、図９中、２１Ｐはソースパッド電極、２２Ｐはゲートパッド電極、２３Ｐはドレインパッド電極である。
比較例１として、半導体層の第１表面の１ｍｍ角の範囲に、図１０に示す従来例の電極構造（櫛形構造）を有する電界効果トランジスタを作製した。
比較例１のソース電極１１１、ドレイン電極１１３、ゲート電極１１２は、各電極間の距離（間隔）及びゲート長が実施例１と同じになるようにして櫛形構造とした。ゲート電極の１ｍｍ長さのフィンガーを６６本とし、ソース電極１１１の１ｍｍ長さのフィンガーを３４本とし、ドレイン電極１１３の１ｍｍ長さのフィンガーを３３本とした。尚、比較例１の電界効果トランジスタは、ソース電極１１１、ドレイン電極１１３及びゲート電極１１２の間隔を実施例と同様にして、低いオン抵抗と大きい最大電流が最適になるようにソース電極１１１のフィンガー数及びフィンガー長、ドレイン電極１１３のフィンガー数及びフィンガー長を競っていたものである。
比較例１のソース電極１１１、ドレイン電極１１３、ゲート電極１１２は、各電極間の距離（間隔）及びゲート長が実施例１と同じになるようにして櫛形構造とした。ゲート電極の１ｍｍ長さのフィンガーを６６本とし、ソース電極１１１の１ｍｍ長さのフィンガーを３４本とし、ドレイン電極１１３の１ｍｍ長さのフィンガーを３３本とした。尚、比較例１の電界効果トランジスタは、ソース電極１１１、ドレイン電極１１３及びゲート電極１１２の間隔を実施例と同様にして、低いオン抵抗と大きい最大電流が最適になるようにソース電極１１１のフィンガー数及びフィンガー長、ドレイン電極１１３のフィンガー数及びフィンガー長を競っていたものである。
比較例２として、半導体層の第１表面の１ｍｍ角の範囲に、図１１に示す電極構造を有する電界効果トランジスタを作製した。
図１１に示すように、比較例２として、一辺が約３０μｍの三角環状のゲート電極１２２と一辺が６μｍの三角形のドレイン電極１２３と一辺が約２３μｍの三角形のソース電極１２１とをそれぞれ含んで構成された１１１６個の単位素子からなる電界効果トランジスタを作製した。
ここで、比較例２では、ソース電極形成領域とドレイン電極形成領域は同一の面積とした。
尚、比較例２において、各電極間の距離（間隔）は、
ソース電極１２１−ゲート電極１２２間距離：２μｍ、
ゲート長（ゲート電極１２２の幅）：１μｍ、
ゲート電極１２２−ドレイン電極１２３間距離：７μｍ、
とした。
図１１に示すように、比較例２として、一辺が約３０μｍの三角環状のゲート電極１２２と一辺が６μｍの三角形のドレイン電極１２３と一辺が約２３μｍの三角形のソース電極１２１とをそれぞれ含んで構成された１１１６個の単位素子からなる電界効果トランジスタを作製した。
ここで、比較例２では、ソース電極形成領域とドレイン電極形成領域は同一の面積とした。
尚、比較例２において、各電極間の距離（間隔）は、
ソース電極１２１−ゲート電極１２２間距離：２μｍ、
ゲート長（ゲート電極１２２の幅）：１μｍ、
ゲート電極１２２−ドレイン電極１２３間距離：７μｍ、
とした。
比較例３として、半導体層の第１表面の１ｍｍ角の範囲に、図１２に示す電極構造を有する電界効果トランジスタを作製した。
図１２に示すように、比較例３として、一辺が約２０μｍの四角環状のゲート電極１３２と一辺が６μｍの四角形のドレイン電極１３３と一辺が１６μｍの四角形のソース電極１３１とをそれぞれ含んで構成された１１５２個の単位素子からなる電界効果トランジスタを作製した。
ここで、比較例３では、ソース電極形成領域とドレイン電極形成領域は同一の面積とした。
尚、比較例３において、各電極間の距離（間隔）は、
ソース電極１３１−ゲート電極１３２間距離：２μｍ、
ゲート長（ゲート電極１３２の幅）：１μｍ、
ゲート電極１３２−ドレイン電極１３３間距離：７μｍ、
とした。
図１２に示すように、比較例３として、一辺が約２０μｍの四角環状のゲート電極１３２と一辺が６μｍの四角形のドレイン電極１３３と一辺が１６μｍの四角形のソース電極１３１とをそれぞれ含んで構成された１１５２個の単位素子からなる電界効果トランジスタを作製した。
ここで、比較例３では、ソース電極形成領域とドレイン電極形成領域は同一の面積とした。
尚、比較例３において、各電極間の距離（間隔）は、
ソース電極１３１−ゲート電極１３２間距離：２μｍ、
ゲート長（ゲート電極１３２の幅）：１μｍ、
ゲート電極１３２−ドレイン電極１３３間距離：７μｍ、
とした。
以上のように作製した実施例１の電界効果トランジスタは、図８に示すように、オン抵抗を低くでき、最大電流を大きくできた。
１ 基板
２ アンドープＧａＮ層
３ アンドープＡｌＧａＮ層
５ ２次元電子ガス層
１０ｓ，２０ｓ，３０ｓ，４０ｓ ソース電極形成領域
１０ｄ，２０ｄ，３０ｄ，４０ｄ ドレイン電極形成領域
１１，２１，３１，４１ ソース電極
１２，２２，３２，４２ ゲート電極
１２c，２２ｃ，３２ｃ，４２ｃ ゲート電極接続部
１３，２３，３３，４３ ドレイン電極、
１４ ソース接続導体
１５ ドレイン接続導体
１６ 第１絶縁膜
１７ 第２絶縁膜
Ｌ１ ソース・ゲート間間隔
Ｌ２ ドレイン・ゲート間間隔
２ アンドープＧａＮ層
３ アンドープＡｌＧａＮ層
５ ２次元電子ガス層
１０ｓ，２０ｓ，３０ｓ，４０ｓ ソース電極形成領域
１０ｄ，２０ｄ，３０ｄ，４０ｄ ドレイン電極形成領域
１１，２１，３１，４１ ソース電極
１２，２２，３２，４２ ゲート電極
１２c，２２ｃ，３２ｃ，４２ｃ ゲート電極接続部
１３，２３，３３，４３ ドレイン電極、
１４ ソース接続導体
１５ ドレイン接続導体
１６ 第１絶縁膜
１７ 第２絶縁膜
Ｌ１ ソース・ゲート間間隔
Ｌ２ ドレイン・ゲート間間隔
Claims (5)
- 複数の単位素子を備え、
前記単位素子にそれぞれ対応して設けられた複数の環状のゲート電極と、該環状のゲート電極の内側の領域であるドレイン電極形成領域にそれぞれ設けられたドレイン電極と、前記ゲート電極の外側に設けられたソース電極と、を半導体層の一表面である第１表面に有し、
前記ソース電極と前記ゲート電極間のソース・ゲート間間隔が前記ドレイン電極と前記ゲート電極間のドレイン・ゲート間間隔より小さい電界効果トランジスタであって、
前記ソース電極は、１つの単位素子に対して複数に分割して設けられており、該分割されたソース電極は隣接した単位素子のゲート電極によって囲まれたソース電極形成領域に設けられ、
前記ソース電極形成領域が前記ドレイン電極形成領域より小さくなっており、
前記ドレイン電極および前記ソース電極の平面視形状が多角形であって、
前記ドレイン電極の角数が前記ソース電極の角数より大きく、かつ前記ドレイン電極の一辺がソース電極の一辺より小さく、
前記単位素子は、一方向に配列された複数の単位素子と該単位素子に前記一方向とは異なる他の方向に隣接する単位素子を含み、前記一方向に配列された単位素子間のゲート電極を前記第１表面に形成されたゲート接続電極部により接続し、前記第１表面上において前記一方向に配列された単位素子のゲート電極と前記他の方向に隣接する単位素子のゲート電極とは離間していることを特徴とする電界効果トランジスタ。 - 前記単位素子は、その中心が三角格子の格子点に一致するように配列されている請求項１記載の電界効果トランジスタ。
- 前記ドレイン電極は六角形であり、前記分割されたソース電極は三角形である請求項２記載の電界効果トランジスタ。
- 前記単位素子は、その中心が四角格子の格子点に一致するように配列されている請求項１記載の電界効果トランジスタ。
- 前記ドレイン電極は六角形であり、前記分割されたソース電極は四角形である請求項４記載の電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013126101A JP6217158B2 (ja) | 2013-06-14 | 2013-06-14 | 電界効果トランジスタ |
| US14/303,542 US8987838B2 (en) | 2013-06-14 | 2014-06-12 | Field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013126101A JP6217158B2 (ja) | 2013-06-14 | 2013-06-14 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015002267A JP2015002267A (ja) | 2015-01-05 |
| JP6217158B2 true JP6217158B2 (ja) | 2017-10-25 |
Family
ID=52018511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013126101A Active JP6217158B2 (ja) | 2013-06-14 | 2013-06-14 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8987838B2 (ja) |
| JP (1) | JP6217158B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9281273B1 (en) * | 2014-09-03 | 2016-03-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Designed-based interconnect structure in semiconductor structure |
| JP6812764B2 (ja) | 2016-11-29 | 2021-01-13 | 日亜化学工業株式会社 | 電界効果トランジスタ |
| CN116325172A (zh) * | 2020-11-11 | 2023-06-23 | 华为技术有限公司 | 包括具有六边形轮廓的晶胞的横向半导体器件 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5541766A (en) * | 1978-09-19 | 1980-03-24 | Nec Corp | Junction-type field effect transistor |
| JPS592386B2 (ja) * | 1978-09-19 | 1984-01-18 | 日本電気株式会社 | 接合型電界効果トランジスタ |
| JPS5737875A (en) * | 1980-08-20 | 1982-03-02 | Hitachi Ltd | Mos semiconductor device |
| JPH0513759A (ja) | 1991-07-05 | 1993-01-22 | Seiko Instr Inc | Ｍｉｓトランジスタ |
| GB2398169B (en) * | 2003-02-06 | 2006-02-22 | Zarlink Semiconductor Ltd | An electrical component structure |
| TWI229936B (en) | 2003-04-18 | 2005-03-21 | Samsung Electronics Co Ltd | MOS transistor having a mesh-type gate electrode |
| KR100493059B1 (ko) | 2003-04-18 | 2005-06-02 | 삼성전자주식회사 | 게이트 캐패시턴스를 감소시킬 수 있는 트랜지스터 |
| JP4041075B2 (ja) * | 2004-02-27 | 2008-01-30 | 株式会社東芝 | 半導体装置 |
| JP4662198B2 (ja) | 2004-04-14 | 2011-03-30 | 住友電気工業株式会社 | 横型半導体デバイスの配線構造 |
| JP2007048842A (ja) | 2005-08-08 | 2007-02-22 | Toshiba Corp | 窒化物半導体素子 |
| JP2008078469A (ja) | 2006-09-22 | 2008-04-03 | Texas Instr Japan Ltd | 電界効果トランジスタ |
| KR100829579B1 (ko) * | 2006-11-27 | 2008-05-14 | 삼성전자주식회사 | 나노튜브를 이용한 전계효과 트랜지스터 및 그 제조방법 |
| JP5307991B2 (ja) | 2007-07-27 | 2013-10-02 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
| US8664729B2 (en) * | 2011-12-14 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for reduced gate resistance finFET |
-
2013
- 2013-06-14 JP JP2013126101A patent/JP6217158B2/ja active Active
-
2014
- 2014-06-12 US US14/303,542 patent/US8987838B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8987838B2 (en) | 2015-03-24 |
| JP2015002267A (ja) | 2015-01-05 |
| US20140367797A1 (en) | 2014-12-18 |
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| Date | Code | Title | Description |
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| RD04 | Notification of resignation of power of attorney |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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