CN116325172A - 包括具有六边形轮廓的晶胞的横向半导体器件 - Google Patents

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Abstract

本公开涉及一种半导体器件，包括：管芯层，包括主表面；多个第一端子(101)，安装在管芯层的主表面上，第一端子形成具有六边形轮廓的晶胞的栅格，上述晶胞跨管芯层的主表面并排布置；多个第二端子(102)，安装在管芯层的主表面上，每个第二端子形成布置在相应第一端子的晶胞内的六边形轮廓；多个第三端子(103)，安装在管芯层的主表面上，每个第三端子形成为六边形并布置在相应第二端子的六边形轮廓内；以及至少两个金属化层，布置在多个第一端子、多个第二端子、以及多个第三端子上，用于接收来自多个第一端子、多个第二端子、以及多个第三端子的电流。

Description

包括具有六边形轮廓的晶胞的横向半导体器件
技术领域
本公开涉及半导体器件，特别是六边形横向半导体器件。本公开尤其涉及具有全顶面电流提取的六边形横向氮化镓增强模式高电子迁移率晶体管(Gallium-Nitrideenhancement mode High Electron Mobility Transistor，GaN-eHEMT)。该半导体器件可用作电源、汽车、LiDAR、服务器、适配器等中的功率半导体器件(power semiconductordevice)。
背景技术
如图1所示的“条带(stripe)”配置是功率半导体器件最简单、应用最广泛的布局；这要求进行仔细的终端设计。在基于pGaN的eHEMT中，这意味着：
1)pGaN条带12(形成栅极端子)需要封装源极接触头(source contact)11，以避免在条带端形成二维电子气(two-dimensional electron gas，2DEG)(否则漏极13-源极11短)。如图1的b所示，这引起pGaN条带12的强弯曲(strong bending)14从而导致电场扰动(强对称性破裂(strong symmetry rupture))。这引致泄漏增加。
2)如图1的c所示，电气地去激活(隔离)16条带端15：广泛采用的解决方案是对在终端区的AlGaN/GaN进行N2注入(永久的材料破坏以划定有源区(Active region))。这种注入通过pGaN层进行，这破坏了pGaN原子结构并潜在地造成泄漏。
以上两种解决方案都表现出电气缺点：ON和OFF两种状态下的潜在泄漏增加导致电路消耗随时间增加以及栅极随时间劣化(高温反向偏置(high temperature reversebias，HTRB)、高温栅极偏置(high temperature gate bias，HTGB)HTGB、Vth偏移等)。在ON状态下报告这样的设计/布局的具体问题(即Vth偏移和HTGB缺点)。图2示出了与由栅极端设计引起的夹断(pinch-off)属性劣化有关的这样的漏极泄漏增加的示例，其中，曲线21示出了一般晶体管的预期泄漏，而曲线22示出了在亚阈值区域中(甚至在低Vds下)的高漏源泄漏(drain to source leakage)。
发明内容
本公开的目的是提供上述问题的解决方案。因此，本公开的目的是提供减少漏极泄漏的半导体器件。
该目的通过独立权利要求的特征来实现。其他实施方式在从属权利要求、说明书、以及附图中显而易见。
本公开的基本思想是消除上述功率半导体器件的“条带”结构，并使用封闭的几何形状，即封闭的晶胞。这种颠覆性的解决方案改善了对称性，并提供了最大的能力来填充“管芯(die)”区域(通常，管芯为矩形)。从被分析的三种不同形状(见图3)可见，六边形是最优的封闭形状。为了克服栅极端的缺点，根据本公开的解决方案将条带布局改变为具有全顶面电流提取的六边形布局。下文给出了更多的细节。
根据本公开的解决方案解决了与pGaN栅极概念和标准的条带配置的组合有关的横向pGaN HEMT结构的特定缺点。六边形晶胞概念消除了“pGaN”端区(end region)并恢复了对称性。主要增益在于消除寄生泄漏(parasitic leakage)。全顶面电流提取允许克服横向器件的背面接触(沟槽蚀刻、背面光刻、双面晶圆(wafer)处理等)的技术复杂性和相关成本。
上述结构为GaN HEMT，即横向功率半导体器件(lateral power semiconductordevice)。该结构可以实现为pGaN栅极HEMT(pGaN-gate HEMT)。pGaN栅极HEMT是具有p型GaN半导体中的栅极的GaN HEMT，以获得E模式功能(提供常关(normally off)器件的增强模式)。可以通过Mg掺杂(Mg-doped)GaN材料的外延生长来获得p型层，但其他技术也是可行的。虽然我们在下文所示的示例中称该栅极为“pGaN栅极”(因为该栅极包含p型掺杂)，但本公开还涵盖该栅极的其他工程实例，例如交替的若干层p型GaN层、n型GaN层、或未掺杂GaN层(undoped-GaN layer)。该结构是六边形的封闭晶胞布局。该布局取代了标准的条带布局，在标准的条带布局中，栅极、漏极、以及源极是平行的条带，其结束于有源区域的界限附近或延伸超过有源区的界限。六边形可以在六边形的中心具有源极(或漏极)。六边形(源极、漏极、栅极)的拐角可以倒圆以减小局部电场。该结构可以构建在异质外延体(绝缘体上硅基氮化镓(GaN-on-SOI，SOI基GaN)、蓝宝石基氮化镓(GaNonSaphire，蓝宝石基GaN)、碳化硅基氮化镓(GaN-onSiC，SiC基GaN)等)上或构建在氮化镓基氮化镓(GaN-on-GaN，GaN基GaN)材料上。pGaN栅极可以是平面层或填充层(例如，在pGaN在沟槽栅极中再生长(regrowth)的情况下)。漏极电流、源极电流、以及栅极电流的提取在晶圆的顶面完成。
根据第一示例(如下图4和图5所示)，可以通过使用一个金属层级提取每个端子(源极、漏极、以及栅极)的电流来实现电流提取。可以使用另一金属层级将电流路由到接合焊盘(bond pad)(或器件外)。
根据第二示例(如下图6和图7所示)，可以通过在金属平面(层级)之间将路由(routing)共享到外部来完成电流提取。例如，源极通过金属1路由，漏极和栅极通过金属2路由。
根据第三示例(如下图8和图9所示)，可以使用用于每个端子的专用金属层级来提取电流。例如，栅极通过金属1路由，源极通过金属2路由，漏极通过金属3路由。
这样的设计可以实现以下益处：减少OFF状态下的器件泄漏(电路消耗)；提高HTRB和HTGB下的器件寿命；消除与泄漏有关的Vth偏移；解决(与条带耦合的)横向结构典型的电迁移约束；减小管芯尺寸，降低成本；提高功率密度；减少管芯上的热不均匀性和电不均匀性；解决栅极端处的电场峰值的问题；设计紧凑(即减小成本)；克服对背面晶圆处理和蚀刻技术的需要；减小技术复杂度和成本。
为了详细描述本发明，将使用以下术语、缩写、以及符号：
高电子迁移率晶体管High Electron Mobility Transistor，HEMT
氮化镓Gallium-Nitride，GaN
增强模式高电子迁移率晶体管enhancement mode High Electron MobilityTransistor，eHEMT
高温反向偏置High Temperature Reverse Bias，HTRB
高温栅极偏置High Temperature Gate Bias，HTGB
HEMT是一种高电子迁移率晶体管(HEMT)，也称为异质结构场效应晶体管(heterostructure field-effect transistor，HFET)或调制掺杂场效应晶体管(modulation-doped field-effect transistor，MODFET)，HEMT是一种场效应晶体管，在两种具有不同带隙的材料之间引入一个结(junction)(即异质结)作为沟道(channel)，而不是MOSFET通常采用的掺杂区。虽然取决于器件的应用存在很大的差异，但是一种常用的材料组合是GaAs和AlGaAs。
根据第一方面，本公开涉及一种半导体器件，包括：管芯层，包括主表面；多个第一端子，安装在管芯层的主表面上，其中，第一端子形成具有六边形轮廓的晶胞的栅格，该晶胞跨管芯层的主表面并排布置；多个第二端子，安装在管芯层的主表面上，其中，每个第二端子形成布置在相应第一端子的晶胞内的六边形轮廓，其中，在第二端子与第一端子之间存在间隙；多个第三端子，安装在管芯层的主表面上，其中，每个第三端子形成为六边形并布置在相应的第二端子的六边形轮廓内，其中，在第三端子与第二端子之间存在第二间隙；以及至少两个金属化层，布置在多个第一端子、多个第二端子、以及多个第三端子上，用于接收来自多个第一端子、多个第二端子、以及多个第三端子的电流。
间隙(gap)是指各种开口(opening)、空位(vacant space)、缺失(lack)、或停顿(pause)。间隙表示两个对象(如上述端子)之间的缺口或孔。两个端子之间的间隙意味着两个端子不互相接触。
可以用隔离材料来填充两个端子之间的间隙，以避免两个端子之间的电气连接。
在一个示例中，第一端子可以是源极端子，第二端子可以是栅极端子，第三端子可以是漏极端子。在另一示例中，第一端子可以是栅极端子，第二端子可以是漏极端子，第三端子可以是源极端子。也可以使用端子之间的任何其他分配。
第一端子和第三端子不是强制性的物理实体，而只是称为源极和漏极的区域。
这些端子可能表示AlGaN层中的空腔(cavity)，而不一定表示AlGaN层顶部的实体。这意味着，如图10所示，第一端子和第三端子可以放置在主表面111的顶部上，或者稍微低于主表面111。
第一端子和第三端子是可以位于主表面的顶部或低于主平面的接触头(在低于主平面的情况下，通过移除管芯或蚀刻穿过管芯直至厚度Tcontact来获得端子。Tcontact可以位于距主表面0nm与大于AlGaN厚度的深度之间)。
根据第一方面的这种半导体器件提供了一种针对与pGaN栅极概念和标准的条带配置的组合有关的横向pGaN HEMT结构的特定缺点的解决方案。该半导体器件的六边形晶胞结构消除了“pGaN”端区，恢复了对称性。因此，可以消除寄生泄漏。该半导体器件的全顶面电流提取允许(例如，通过使用沟槽蚀刻、背面光刻、双面晶圆处理等)克服横向器件的背面接触的技术复杂性和相关成本。
在半导体器件的示例性实施方式(以下称为示例1)中，第一金属化层M1包括彼此分隔开的第一部分、第二部分、以及第三部分，其中，第一金属化层M1的第一部分覆盖每个第一端子的至少部分以接收来自多个第一端子的电流，其中，第一金属化层M1的第二部分覆盖每个第二端子的至少部分以接收来自多个第二端子的电流，其中，第一金属化层M1的第三部分覆盖每个第三端子的至少部分以接收来自多个第三端子的电流。
根据示例1的这种半导体器件提供了以下优点：减少OFF状态下的器件泄漏，提高HTRB和HTGB下的器件寿命，消除与泄漏有关的Vth偏移，减小管芯尺寸和降低成本。其他优点是提高功率密度，减少管芯上的热不均匀性和电不均匀性，减小栅极端处的电场峰值。无需背面晶圆处理和蚀刻技术。
在该半导体器件的示例性实施方式(也可以属于示例1)中，在第一金属化层M1上布置第二金属化层M2，第二金属化层M2包括彼此分隔开的第一部分、第二部分、以及第三部分，其中，第一金属化层M1的第一部分连接到第二金属化层M2的第一部分，以将从多个第一端子提取的电流路由到另一实体，其中，第一金属化层的第二部分连接到第二金属化层M2的第二部分，以将从多个第二端子提取的电流路由到另一实体，其中，第一金属化层M1的第三部分连接到第二金属化层M2的第三部分，以将从多个第三端子提取的电流路由到另一实体。
在该半导体器件的示例性实施方式(也可以属于示例1)中，第二金属化层M2的第一部分形成为覆盖多个第一端子的六边形轮廓的部分的波浪形，其中，第二金属化层M2的第二部分形成为覆盖多个第二端子的六边形轮廓的部分的波浪形，其中，第二金属化层M2的第三部分形成为覆盖多个第三端子的六边形的波浪形。
在该半导体器件的示例性实施方式(也可以属于示例1)中，在第一金属化层M1与第二金属化层M2之间布置隔离层，其中，第一金属化层M1的第一部分与第二金属化层M2的第一部分之间的连接、第一金属化层M1的第二部分与第二金属化层M2的第二部分之间的连接、以及第一金属化层M1的第三部分与第二金属化层M2的第三部分之间的连接由穿过隔离层的通孔形成。
在该半导体器件的示例性实施方式(以下称为示例2)中，第一金属化层M1包括彼此分开的第一部分和第二部分，其中，第一金属化层M1的第一部分覆盖多个第一端子的至少部分以接收来自第一端子的电流，其中，第一金属化层M1的第二部分覆盖多个第二端子的至少部分以接收来自第二端子的电流。
根据示例2的这种半导体器件提供了与针对示例1的半导体器件所描述的相同的优点，即减少OFF状态下的器件泄漏，提高HTRB和HTGB下的器件寿命，消除与泄漏有关的Vth偏移，减小管芯尺寸和降低成本。其他优点是提高功率密度，减少管芯上的热不均匀性和电不均匀性，减小栅极端处的电场峰值。无需背面晶圆处理和蚀刻技术。
在该半导体器件的示例性实施方式(也可以属于示例2)中，在第一金属化层M1上布置第二金属化层M2，第二金属化层M2包括彼此分隔开的第一部分和第二部分，其中，第二金属化层M2的第一部分覆盖多个第三端子的至少部分以接收来自第三端子的电流。
在该半导体器件的示例性实施方式(也可以属于示例2)中，第二金属化层M2的第一部分用于将来自第三端子的电流路由到另一实体，其中，第一金属化层(M1)的第一部分用于将来自第一端子的电流路由到另一实体，并且其中，第二金属化层M2的第二部分连接到第一金属化层M1的第二部分，以将来自第二端子的电流路由到另一实体。
在该半导体器件的示例性实施方式(也可以属于示例2)中，在第一金属化层(M1)与第二金属化层M2之间布置隔离层，其中，第二金属化层M2的第二部分与第一金属化层M1的第二部分之间的连接由穿过隔离层的通孔形成。
在该半导体器件的示例性实施方式(以下称为示例3)中，第一金属化层M1覆盖第一端子的至少部分，以接收来自第一端子的电流，并将来自第一端子的电流路由到另一实体，其中，第二金属化层M2覆盖第二端子的至少部分，以接收来自第二端子的电流，并将来自第二端子的电流路由到另一实体，其中，第三金属化层M3覆盖第三端子的至少部分，以接收来自第三端子的电流，并将来自第三端子的电流路由到另一实体。
根据示例3的这种半导体器件提供了与针对示例1的半导体器件所描述的相同的优点，即减少OFF状态下的器件泄漏，提高HTRB和HTGB下的器件寿命，消除与泄漏有关的Vth偏移，减小管芯尺寸和降低成本。其他优点是提高功率密度，减少管芯上的热不均匀性和电不均匀性，减小栅极端处的电场峰值。无需背面晶圆处理和蚀刻技术。
在该半导体器件的示例性实施方式(也可以属于示例3)中，在第一金属化层M1上布置第二金属化层M2，并且其中，在第二金属化层M2上布置第三金属化层M3。
在该半导体器件的示例性实施方式(也可以属于示例3)中，第三金属化层M3完全覆盖管芯层的主表面。
在该半导体器件的示例性实施方式(也可以属于示例3)中，至少部分地被第三金属化层M3覆盖的第三端子是漏极端子，并且其中，第一端子和第二端子分别是源极端子或栅极端子。
当从M2或M3直接到第一端子、第二端子、或第三端子时，这可以直接完成(例如如图9所示)或通过穿过隔离层的通孔或插头来完成(例如如图11所示)。
在该半导体器件的示例性实施方式中，多个第一端子的六边形轮廓、多个第二端子的六边形轮廓、或多个第三端子的六边形中的至少一个具有圆角(rounded corner)或切角(cut corner)。
图12示出了具有标准角601的六边形、具有切角602的六边形、以及具有圆角603的六边形的示例。
在该半导体器件的示例性实施方式中，该半导体器件包括横向功率半导体器件，该横向功率半导体器件包括GaN高电子迁移率晶体管(HEMT)器件。
HEMT是一种高电子迁移率晶体管(HEMT)，也称为异质结构场效应晶体管(HFET)或调制掺杂场效应晶体管(MODFET)，HEMT是一种场效应晶体管，在两种具有不同带隙的材料之间引入一个结(即异质结)作为沟道，而不是MOSFET通常采用的掺杂区。虽然取决于器件的应用存在很大的差异，但是一种常用的材料组合是GaAs和AlGaAs。
在该半导体器件的示例性实施方式中，管芯层包括GaN层和在该GaN层上方的AlGaN层，其中，主表面形成在AlGaN层的顶部。
在该半导体器件的示例性实施方式中，多个第一端子、多个第二端子、以及多个第三端子形成在AlGaN层顶部的一个层级上；或者多个第一端子、多个第二端子、以及多个第三端子中的至少一个延伸到AlGaN层中；或者多个第一端子、多个第二端子、以及多个第三端子中的至少一个延伸到GaN层中。
在该半导体器件的示例性实施方式中，该半导体器件包括GaN HEMT，该GaN HEMT包括至少部分p型GaN半导体中的栅极，以获得提供常关器件的增强模式。
栅极可以是完全p型或部分p型的。这意味着，栅极可以设计成包括多个p型、n型、或未掺杂型的GaN。例如，栅极可以包括p型、n型、或未掺杂的GaN层的混合。
通过Mg掺杂GaN材料的外延生长，可以获得p型层和n型层。其他技术也是可行的。
在该半导体器件的示例性实施方式中，GaN层构建在异质外延体上(特别是SOI基GaN、蓝宝石基GaN、或SiC基GaN)，或者构建在GaN基GaN材料上。
在该半导体器件的示例性实施方式中，特别是在pGaN在沟槽栅极中再生长的情况下，多个第二端子包括形成为平面层或填充层的pGaN栅极。
在该半导体器件的示例性实施方式中，至少两个金属化层M1、M2用于将电流路由到另一实体。
附图说明
将参照以下附图描述本发明的其他实施例，在附图中：
图1的a示出了标准的条带布局配置10a，其中，栅极端围绕源极条带并嵌入隔离层；
图1的b示出了示出单个源极指(source finger)(条带)的布局配置10a的放大图10b；
图1的c示出了示出单个源极指(条带)的另一布局配置的放大图10c，其中，栅极不围绕源极；
图2示出了在标准的条带配置中的pGaN HEMT的示例性转移特性20；
图3的a示出了圆形封闭晶胞设计30a的示例；
图3的b示出了根据本公开的六边形封闭晶胞设计30b的示例；
图3的c示出了三角形封闭晶胞设计30c的示例；
图4示出了根据本公开的第一示例(以下称为示例1)的六边形横向HEMT 100的俯视图的示意图；
图5示出了根据本公开的第一示例的六边形横向HEMT 100的截面图的示意图；
图6示出了根据本公开的第二示例(以下称为示例2)的六边形横向HEMT 200的俯视图的示意图；
图7示出了根据本公开的第二示例的六边形横向HEMT 200的截面图的示意图；
图8示出了根据本公开的第三示例(以下称为示例3)的六边形横向HEMT 300的俯视图的示意图；
图9示出了根据本公开的第三示例的六边形横向HEMT 300的截面图的示意图；
图10示出了根据本公开的第一示例的另一实施方式的六边形横向HEMT 400的截面图的示意图；
图11示出了根据本公开的第三示例的另一实施方式的六边形横向HEMT 500的截面图的示意图；
图12的a示出了根据本公开的具有标准角的六边形横向HEMT的六边形设计601的示意图；
图12的b示出了根据本公开的具有切角的六边形横向HEMT的六边形设计602的示意图；以及
图12的c示出了根据本公开的具有圆角的六边形横向HEMT的六边形设计603的示意图。
具体实施方式
在以下具体实施方式中，参考构成具体实施方式一部分的附图，其中，以图示的方式示出了可以实施本公开的具体方面。应理解，在不脱离本公开的范围的情况下，可以使用其他方面，并且可以进行结构或逻辑改变。因此，以下具体实施方式不应理解为限制性的，并且本公开的范围由所附的权利要求限定。
应理解，关于所描述的方法所作的评论对于用于执行该方法的对应器件或系统也适用，反之亦然。例如，如果描述了具体的方法步骤，则对应的器件可以包括用于执行所描述的方法步骤的单元，即使这样的单元没有在图中明确描述或示出。此外，应理解，除非另有特别说明，否则本文所描述的各种示例性方面的特征可以相互组合。
本文描述的半导体器件和系统可以在无线通信方案(特别是根据5G的通信方案)中实现。所描述的半导体器件可用于生产集成电路和/或功率半导体，并且可以根据各种技术制造。例如，该半导体器件可用于逻辑集成电路、模拟集成电路、混合信号集成电路、光学电路、存储器电路、和/或集成无源器件。
图1的a示出了用于基于pGaN的eHEMT的标准的条带布局配置10a，其中，栅极端围绕源极条带并且嵌入隔离层，图1的b示出了该布局配置10a的放大图10b。“条带”配置是功率半导体器件最简单、应用最广泛的布局。在该配置中，形成栅极端子的pGaN条带12封装源极接触头11，以避免在条带端处形成2DEG(二维电子气)，从而避免漏源短路(Drain–Sourceshort)。然而，如图1的b所示，这种配置引起pGaN条带12的强弯曲14从而导致电场扰动(强对称性破裂)。这引致泄漏增加。
图1的c示出了示出单个源极指(条带)的另一布局配置的放大图10c，其中，栅极不围绕源极。在该配置中，pGaN条带12的条带端15被隔离材料16电气地去激活。广泛采用的解决方案是对在终端区15的AlGaN/GaN的N2注入，从而导致永久的材料破坏以划定有源区。这种注入通过pGaN层进行，这破坏了pGaN原子结构并潜在地造成泄漏。
图2示出了在标准的条带配置中的pGaN HEMT的示例性转移特性20。示出了以安培表示的漏极电流与以伏特表示的栅极电压。曲线21示出了一般晶体管的预期泄漏，曲线22示出了在亚阈值区域中(甚至在低Vds下)的高漏源泄漏。这种漏极泄漏的增加与由如上文参照图1所述的栅极端设计引起的夹断属性的劣化有关。ON和OFF两种状态下的泄漏增加，导致电路消耗随时间增加以及栅极关于HTRB和HTGB随时间劣化。
图3的a示出了圆形封闭晶胞设计30a的示例。图3的b示出了根据本公开的六边形封闭晶胞设计30b的示例。图3的c示出了三角形封闭晶胞设计30c的示例。
为了消除上述功率半导体器件的“条带”结构并减少不利的泄漏效应，使用封闭的几何形状设计，即封闭的晶胞设计。这样的设计提高了对称性，并提供了在通常为矩形的“管芯”区域中进行填充的优越能力。从图3的a、b、以及c所示的三种不同形状可见，六边形封闭晶胞设计30b被证明是最优的HEMT设计。因此，以下描述的半导体实施方式基于六边形封闭晶胞设计30b。
图4示出了根据本公开的第一示例(以下称为示例1)的六边形横向HEMT 100的俯视图的示意图，图5示出了六边形横向HEMT 100的截面图。在图4所示的切线190处提取图5所示的横截面。
根据示例1的该HEMT实施方式的特征在于六边形布局和在顶面的两个金属化主平面M1和M2。M1用于为每个晶胞提取每个端子(S、D、G)的电流/电压。所有端子共享M2作为总线，以路由至接合焊盘。波浪形的总线允许通过通孔(VIA)提取所有端子的电流。在示例1中，G和S在第三维中与M2连接。
半导体器件100包括具有主表面111的管芯层110。半导体器件100包括安装在管芯层110的主表面111上的多个第一端子(101、S)。第一端子(101、S)形成具有六边形轮廓的晶胞105的栅格，该晶胞105跨管芯层110的主表面111并排布置。半导体器件100包括安装在管芯层110的主表面111上的多个第二端子(102、G)。每个第二端子(102、G)形成布置在相应第一端子(101、S)的晶胞内的六边形轮廓。在第二端子与第一端子(101、S)之间存在间隙。半导体器件100包括安装在管芯层110的主表面111上的多个第三端子(103、D)。每个第三端子(103、D)形成为六边形并布置在相应第二端子(102、G)的六边形轮廓内。在第三端子(103、D)与第二端子(102、G)之间存在第二间隙。半导体器件100还包括布置在多个第一端子(101、S)、多个第二端子(102、G)、以及多个第三端子(103、D)上的至少两个金属化层M1、M2，用于接收来自多个第一端子、多个第二端子、以及多个第三端子的电流。
在半导体器件100中，第一金属化层M1包括彼此分隔开的第一部分121、第二部分122、以及第三部分123。第一金属化层M1的第一部分121覆盖每个第一端子(101、S)的至少部分，以接收来自多个第一端子(101、S)的电流。第一金属化层M1的第二部分122覆盖每个第二端子(102、G)的至少部分，以接收来自多个第二端子(102、G)的电流。第一金属化层M1的第三部分123覆盖每个第三端子(103、D)的至少部分，以接收来自多个第三端子(103、D)的电流。
在半导体器件100中，在第一金属化层M1上布置第二金属化层M2。第二金属化层M2包括彼此分隔开的第一部分131、第二部分132、以及第三部分133。第一金属化层M1的第一部分121连接到第二金属化层M2的第一部分131，以将从多个第一端子(101、S)提取的电流路由到另一实体。第一金属化层M1的第二部分122连接到第二金属化层M2的第二部分132，以将从多个第二端子(102、G)提取的电流路由到另一实体。第一金属化层M1的第三部分123连接到第二金属化层M2的第三部分133，以将从多个第三端子(103、D)提取的电流路由到另一实体。
在半导体器件100中，第二金属化层M2的第一部分131形成为覆盖多个第一端子(101，S)的六边形轮廓的部分的波浪形。第二金属化层M2的第二部分132形成为覆盖多个第二端子(102，G)的六边形轮廓的部分的波浪形。第二金属化层M2的第三部分133也形成为覆盖多个第三端子(103，D)的六边形的波浪形。
在半导体器件100中，在第一金属化层M1与第二金属化层M2之间布置隔离层。第一金属化层M1的第一部分121与第二金属化层M2的第一部分131之间的连接、第一金属化层M1的第二部分122与第二金属化层M2的第二部分132之间的连接、以及第一金属化层M1的第三部分123与第二金属化层M2的第三部分133之间的连接由穿过隔离层的通孔106形成。
多个第一端子(101、S)的六边形轮廓、多个第二端子(102、G)的六边形轮廓、或多个第三端子(103、D)的六边形中的至少一个可以具有切角602、或圆角603、或标准角601。
半导体器件100可以包括横向功率半导体器件，该横向功率半导体器件包括GaN高电子迁移率晶体管(HEMT)器件。
管芯层110可以包括GaN层112和在GaN层112上方的AlGaN层113。主表面111可以形成在AlGaN层113的顶部。
多个第一端子(101、S)、多个第二端子(102、G)、以及多个第三端子(103、D)可以形成在AlGaN层113顶部的一个层级上。或者，例如如图10的配置所示，多个第一端子(101、S)、多个第二端子(102、G)、以及多个第三端子(103、D)中的至少一个可以延伸到AlGaN层113中。或者，多个第一端子(101、S)、多个第二端子(102、G)、以及多个第三端子(103、D)中的至少一个可以延伸到GaN层113中。
半导体器件100可以包括GaN HEMT，该GaN HEMT包括p型GaN半导体中的栅极，以获得提供常关器件的增强模式。
GaN层112可以构建在异质外延体上，特别是SOI基GaN、蓝宝石基GaN、或SiC基GaN，或者构建在GaN基GaN材料上。
特别是在pGaN在沟槽栅极中再生长的情况下，多个第二端子(102、G)可以包括形成为平面层或填充层的pGaN栅极。
上述至少两个金属化层M1、M2可以用于将电流路由到另一实体。
在一个实施方式中，管芯层110可以包括布置在缓冲层/过渡层/衬底上的GaN未掺杂层。第一端子101和第三端子103可以被AlGaN层分隔开，第一端子101、第三端子103、以及AlGaN层都形成在GaN未掺杂层上方的一个层级上。第二端子102可以布置在第一端子101与第三端子103之间的AlGaN层上，而不接触第一端子101和第三端子103。
在另一实施方式中，管芯层110可以包括Si衬底，在该Si衬底上布置过渡层，在该过渡层上形成GaN缓冲层，在该GaN缓冲层上形成AlGaN势垒层。在该AlGaN势垒层上形成金属电极以实现第一端子和第三端子(例如源极和漏极)。在第一端子与第三端子之间的AlGaN势垒层上布置第二端子(例如栅极)。第二端子通过形成在AlGaN势垒层上的隔离层与第一端子和第三端子分隔开。
在另一实施方式中，管芯层110可以包括Si衬底，在该Si衬底上布置AlN成核层(nucleation layer)，在该AlN成核层上形成第一AlGaN层、第二AlGaN层、以及第三AlGaN层。在第三AlGaN层上形成GaN缓冲层。第一端子和第三端子(例如源极和漏极)与AlN间隔层一起形成，该AlN间隔层将在GaN缓冲层上的两个端子分隔开。在源极与漏极之间，在形成GaN保护层(cap layer)的AlN间隔层上形成另一AlGaN势垒层。第二端子(例如栅极)形成在GaN保护层上，通过隔离层与第一端子和第三端子分隔开。
在另一实施方式中，管芯层110可以包括GaN缓冲，第一端子和第三端子(例如源极和漏极)与AlGaN势垒层一起形成在该GaN缓冲上，该AlGaN势垒层将第一端子和第三端子分隔开。在势垒层上形成p-GaN焊盘，在该p-GaN焊盘上实现第二端子(例如栅极)。
图6示出了根据本公开的第二示例(以下称为示例2)的六边形横向HEMT 200的俯视图的示意图，图7示出了六边形横向HEMT 200的截面图。在图6所示的切线290处提取图7所示的横截面。
在这种HEMT实施方式中，使用了混合叉指(interdigital)金属化方案。一个端子使用M1+VIA+M2在晶胞外路由。另外两个端子分别使用M1或M2。这种实施方式是电迁移与成本效益之间的一个很好的折衷。
在该示例2中，漏极总线区域等于源极总线区域；源极总线区域在M1层级处；漏极总线在M2层级处；在M1和M2处，都存在具有金属间VIA的小条带的栅极总线。
漏极金属板覆盖除了小条带的栅极总线和漏极通孔之外的整个区域。
在示例2中，S在平面1中路由，D和G在平面2中路由。
半导体器件200的主要结构类似于上文参照图4和图5描述的半导体器件100。半导体器件200包括具有主表面111的管芯层110。半导体器件200包括安装在管芯层110的主表面111上的多个第一端子(101、S)。第一端子(101、S)形成具有六边形轮廓的晶胞105的栅格，该晶胞105跨管芯层110的主表面111并排布置。半导体器件200包括安装在管芯层110的主表面111上的多个第二端子(102、G)。每个第二端子(102、G)形成布置在相应第一端子(101、S)的晶胞内的六边形轮廓。在第二端子与第一端子(101、S)之间存在间隙。半导体器件200包括安装在管芯层110的主表面111上的多个第三端子(103、D)。每个第三端子(103、D)形成为六边形并布置在相应第二端子(102、G)的六边形轮廓内。在第三端子(103、D)与第二端子(102、G)之间存在第二间隙。半导体器件200还包括布置在多个第一端子(101、S)、多个第二端子(102、G)、以及多个第三端子(103、D)上的至少两个金属化层M1、M2，用于接收来自多个第一端子、多个第二端子、以及多个第三端子的电流。
第一金属化层M1包括彼此分隔开的第一部分221和第二部分222。第一金属化层M1的第一部分221覆盖多个第一端子(101、S)的至少部分，以接收来自第一端子(101、S)的电流。第一金属化层M1的第二部分222覆盖多个第二端子(102、G)的至少部分，以接收来自第二端子(102、G)的电流。
在第一金属化层M1上布置第二金属化层M2。第二金属化层M2包括彼此分隔开的第一部分231和第二部分232。第二金属化层M2的第一部分231覆盖多个第三端子(103、D)的至少部分，以接收来自第三端子(103、D)的电流。
第二金属化层M2的第一部分231用于将来自第三端子D的电流路由到另一实体。第一金属化层M1的第一部分221用于将来自第一端子(101、S)的电流路由到另一实体。第二金属化层M2的第二部分232连接到第一金属化层M1的第二部分222，以将来自第二端子(102、G)的电流路由到另一实体。
在第一金属化层M1与第二金属化层M2之间布置隔离层。第二金属化层M2的第二部分232与第一金属化层M1的第二部分222之间的连接由穿过隔离层的通孔206形成。
类似于半导体器件100，同样在半导体器件200中，多个第一端子(101、S)的六边形轮廓、多个第二端子(102、G)的六边形轮廓、或多个第三端子(103、D)的六边形中的至少一个可以具有切角602或圆角603或标准角601。
半导体器件200可以包括横向功率半导体器件，该横向功率半导体器件包括GaN高电子迁移率晶体管(HEMT)器件。
半导体器件200与如上所述的半导体器件100相同，管芯层110可以包括GaN层112和在GaN层112上方的AlGaN层113。主表面111可以形成在AlGaN层113的顶部。
多个第一端子(101、S)、多个第二端子(102、G)、以及多个第三端子(103、D)可以形成在AlGaN层113顶部的一个层级上。或者，例如如图10的配置所示，多个第一端子(101、S)、多个第二端子(102、G)、以及多个第三端子(103、D)中的至少一个可以延伸到AlGaN层113中。或者，多个第一端子(101、S)、多个第二端子(102、G)、以及多个第三端子(103、D)中的至少一个可以延伸到GaN层113中。
半导体器件200可以包括GaN HEMT，该GaN HEMT包括p型GaN半导体中的栅极，以获得提供常关器件的增强模式。
GaN层112可以构建在异质外延体上，特别是SOI基GaN、蓝宝石基GaN、或SiC基GaN，或者构建在GaN基GaN材料上。
特别是在pGaN在沟槽栅极中再生长的情况下，多个第二端子(102、G)可以包括形成为平面层或填充层的pGaN栅极。
上述至少两个金属化层M1、M2可以用于将电流路由到另一实体。
图8示出了根据本公开的第三示例(以下称为示例3)的六边形横向HEMT 300的俯视图的示意图，图9示出了六边形横向HEMT 300的截面图。
在这种HEMT实施方式中，使用了六边形布局和三个金属化主平面(在顶面)。在这种情况下，每个电气端子(D、S、G)都具备其自己的金属层级。这是一种稍微更昂贵的方法，但提供了最高水平的设计自由度。在根据示例3的实施方式中，每个端子使用自己的金属层级作为总线。最好的配置是D在M3处路由。S(或G)可以在M1或M2处。
半导体器件300的主要结构类似于上文参照图4和图5描述的半导体器件100。半导体器件300包括具有主表面111的管芯层110。半导体器件300包括安装在管芯层110的主表面111上的多个第一端子(101、S)。第一端子(101、S)形成具有六边形轮廓的晶胞105的栅格，该晶胞105跨管芯层110的主表面111并排布置。半导体器件300包括安装在管芯层110的主表面111上的多个第二端子(102、G)。每个第二端子(102、G)形成布置在相应第一端子(101、S)的晶胞内的六边形轮廓。在第二端子与第一端子(101、S)之间存在间隙。半导体器件300包括安装在管芯层110的主表面111上的多个第三端子(103、D)。每个第三端子(103、D)形成为六边形并布置在相应第二端子(102、G)的六边形轮廓内。在第三端子(103、D)与第二端子(102、G)之间存在第二间隙。半导体器件300还包括布置在多个第一端子(101、S)、多个第二端子(102、G)、以及多个第三端子(103、D)上的至少两个金属化层M1、M2，用于接收来自多个第一端子、多个第二端子、以及多个第三端子的电流。
第一金属化层M1覆盖第一端子(101、S)的至少部分，以接收来自第一端子(101、S)的电流，并将来自第一端子(101、S)的电流路由到另一实体。第二金属化层M2覆盖第二端子(102、G)的至少部分，以接收来自第二端子(102、G)的电流，并将来自第二端子(102、G)的电流路由到另一实体。第三金属化层M3覆盖第三端子(103、D)的至少部分，以接收来自第三端子(103、D)的电流，并将来自第三端子(103、D)的电流路由到另一实体。
在第一金属化层M1上布置第二金属化层M2。在第二金属化层M2之上布置第三金属化层M3。
第三金属化层M3完全覆盖管芯层110的主表面111。
至少部分地被第三金属化层M3覆盖的第三端子(103、D)是漏极端子。第一端子(101、S)和第二端子(102、G)分别是源极端子或栅极端子。
类似于半导体器件100，同样在半导体器件300中，多个第一端子(101、S)的六边形轮廓、多个第二端子(102、G)的六边形轮廓、或多个第三端子(103、D)的六边形中的至少一个可以具有切角602或圆角603或标准角601。
半导体器件300可以包括横向功率半导体器件，该横向功率半导体器件包括GaN高电子迁移率晶体管(HEMT)器件。
半导体器件300与如上所述的半导体器件100相同，管芯层110可以包括GaN层112和在GaN层112上方的AlGaN层113。主表面111可以形成在AlGaN层113的顶部。
多个第一端子(101、S)、多个第二端子(102、G)、以及多个第三端子(103、D)可以形成在AlGaN层113顶部的一个层级上。或者，例如如图10的配置所示，多个第一端子(101、S)、多个第二端子(102、G)、以及多个第三端子(103、D)中的至少一个可以延伸到AlGaN层113中。或者，多个第一端子(101、S)、多个第二端子(102、G)、以及多个第三端子(103、D)中的至少一个可以延伸到GaN层113中。
半导体器件300可以包括GaN HEMT，该GaN HEMT包括p型GaN半导体中的栅极，以获得提供常关器件的增强模式。
GaN层112可以构建在异质外延体上，特别是SOI基GaN、蓝宝石基GaN、或SiC基GaN，或者构建在GaN基GaN材料上。
特别是在pGaN在沟槽栅极中再生长的情况下，多个第二端子(102、G)可以包括形成为平面层或填充层的pGaN栅极。
上述至少两个金属化层M1、M2可以用于将电流路由到另一实体。
图10示出了根据本公开的第一示例的另一实施方式的六边形横向HEMT 400的截面图的示意图。
图10所示的半导体器件400的结构对应于图4和图5所示的半导体器件100的结构。不同之处在于第一端子101和第三端子103的设计。
第一端子101和第三端子103不是强制性的物理实体，而只是例如称为源极和漏极的区域。
这些端子可以表示AlGaN层113中的空腔，而不一定表示AlGaN层113顶部的实体。这意味着，如图10所示，第一端子101和第三端子103可以放置在主表面111的顶部上，或者稍微低于主表面111。
第一端子101和第三端子103是可以位于主表面的顶部或低于主平面的接触头。可以通过移除管芯110或蚀刻穿过管芯110直至厚度Tcontact来获得第一端子101和第三段子103。Tcontact可以位于距主表面1110nm与大于AlGaN厚度的深度之间。
图11示出了根据本公开的第三示例的另一实施方式的六边形横向HEMT 500的截面图的示意图。
图11所示的半导体器件500的结构对应于图8和图9所示的半导体器件300的结构。不同之处在于通过穿过第一金属化层M1和第二金属化层M2的通孔305、306路由的第三端子103的设计。
上述不同可应用于任何端子101、102、103。这意味着，任何端子(漏极、栅极、或源极)与更高金属化层级的连接可以直接实现(如图9所示的漏极)或通过M1、M2、以及M3之间的通孔实现(如图11所示的漏极)。
图12的a示出了根据本公开的具有标准角601的六边形横向HEMT的六边形设计601的示意图。
如上所述，多个第一端子(101、S)的六边形轮廓、多个第二端子(102、G)的六边形轮廓、或多个第三端子(103、D)的六边形中的至少一个可以具有标准角601。
图12的b示出了根据本公开的具有切角602的六边形横向HEMT的六边形设计602的示意图。
如上所述，多个第一端子(101、S)的六边形轮廓、多个第二端子(102、G)的六边形轮廓、或多个第三端子(103、D)的六边形中的至少一个可以具有切角602。
图12的c示出了根据本公开的具有圆角603的六边形横向HEMT的六边形设计603的示意图。
如上所述，多个第一端子(101、S)的六边形轮廓、多个第二端子(102、G)的六边形轮廓、或多个第三端子(103、D)的六边形中的至少一个可以具有圆角603。
虽然本公开的特定特征或方面可能已经仅结合若干实施方式中的一种进行公开，但是这样的特征或方面可以和任何给定或特定的应用所需的或对其有利的其他实施方式的一个或多个其他特征或方面相结合。此外，在一定程度上，在具体实施方式或权利要求书中使用术语“包括”、“有”、“具有”或这些术语的其他变型，这类术语和上述术语“包含”是类似的，都是表示包括的含义。同样，术语“示例性地”、“例如”仅表示为示例，而不是最好或最佳的。可以使用术语“耦合”和“连接”及其派生词。应理解，这些术语可用于指示两个元件相互合作或交互，无论这两个元件是直接物理接触或电气接触还是这两个元件彼此未直接接触。
虽然本文已经阐述并描述各个具体方面，但本领域普通技术人员应理解，在不脱离本公开的范围的情况下，可以使用各种替代和/或等效的实施方式来替换所示和所描述的具体方面。本申请旨在覆盖本文所讨论的具体方面的任何修改或变型。
虽然以下权利要求书中的各元件是借助对应的标记按照特定顺序列出的，但除非对权利要求书的阐述另有暗示用于实现部分或所有这些元件的特定顺序，否则这些元件并不一定限于以该特定顺序来实现。
根据以上启示，许多替代、修改、以及变型对于本领域技术人员将是显而易见的。当然，本领域技术人员容易认识到，除了本文所描述的应用之外，还存在本发明的众多其他应用。虽然已经参考一个或多个特定实施例描述了本发明，但本领域技术人员将认识到，在不脱离本发明的范围的情况下，可以对本发明作出许多改变。因此，应理解，在所附权利要求及其等效的范围内，可以按照本文具体描述的方式以外的方式来实施本发明。

Claims (21)

1.一种半导体器件(100、200、300)，包括：
管芯层(110)，包括主表面(111)；
多个第一端子(101、S)，安装在所述管芯层(110)的所述主表面(111)上，其中，所述第一端子(101、S)形成具有六边形轮廓的晶胞(105)的栅格，所述晶胞跨所述管芯层(110)的所述主表面(111)并排布置；
多个第二端子(102、G)，安装在所述管芯层(110)的所述主表面(111)上，其中，每个第二端子(102、G)形成布置在相应第一端子(101、S)的晶胞内的六边形轮廓，其中，所述第二端子与所述第一端子(101、S)之间存在间隙；
多个第三端子(103、D)，安装在所述管芯层(110)的所述主表面(111)上，其中，每个第三端子(103、D)形成为六边形并布置在相应第二端子(102、G)的六边形轮廓内，其中，在所述第三端子(103、D)与所述第二端子(102、G)之间存在第二间隙；以及
至少两个金属化层(M1、M2)，布置在所述多个第一端子(101、S)、所述多个第二端子(102、G)、以及所述多个第三端子(103、D)上，用于接收来自所述多个第一端子、所述多个第二端子、以及所述多个第三端子的电流。
2.根据权利要求1所述的半导体器件(100)，
其中，第一金属化层(M1)包括彼此分隔开的第一部分(121)、第二部分(122)、以及第三部分(123)，
其中，所述第一金属化层(M1)的所述第一部分(121)覆盖每个第一端子(101、S)的至少部分，以接收来自所述多个第一端子(101、S)的电流，
其中，所述第一金属化层(M1)的所述第二部分(122)覆盖每个第二端子(102、G)的至少部分，以接收来自所述多个第二端子(102、G)的电流，
其中，所述第一金属化层(M1)的所述第三部分(123)覆盖每个第三端子(103、D)的至少部分，以接收来自所述多个第三端子(103、D)的电流。
3.根据权利要求2所述的半导体器件(100)，
其中，在所述第一金属化层(M1)上布置第二金属化层(M2)，所述第二金属化层(M2)包括彼此分隔开的第一部分(131)、第二部分(132)、以及第三部分(133)，
其中，所述第一金属化层(M1)的所述第一部分(121)连接到所述第二金属化层(M2)的所述第一部分(131)，以将从所述多个第一端子(101、S)提取的电流路由到另一实体，
其中，所述第一金属化层(M1)的所述第二部分(122)连接到所述第二金属化层(M2)的所述第二部分(132)，以将从所述多个第二端子(102、G)提取的电流路由到另一实体，
其中，所述第一金属化层(M1)的所述第三部分(123)连接到所述第二金属化层(M2)的所述第三部分(133)，以将从所述多个第三端子(103、D)提取的电流路由到另一实体。
4.根据权利要求2或3所述的半导体器件(100)，
其中，所述第二金属化层(M2)的所述第一部分(131)形成为覆盖所述多个第一端子(101、S)的六边形轮廓的部分的波浪形，
其中，所述第二金属化层(M2)的所述第二部分(132)形成为覆盖所述多个第二端子(102、G)的六边形轮廓的部分的波浪形，
其中，所述第二金属化层(M2)的所述第三部分(133)形成为覆盖所述多个第三端子(103、D)的六边形的波浪形。
5.根据权利要求4所述的半导体器件(100)，
其中，在所述第一金属化层(M1)与所述第二金属化层(M2)之间布置隔离层，
其中
所述第一金属化层(M1)的所述第一部分(121)与所述第二金属化层(M2)的所述第一部分(131)之间的连接，
所述第一金属化层(M1)的所述第二部分(122)与所述第二金属化层(M2)的所述第二部分(132)之间的连接，以及
所述第一金属化层(M1)的所述第三部分(123)与所述第二金属化层(M2)的所述第三部分(133)之间的连接
由穿过所述隔离层的通孔(106)形成。
6.根据权利要求1所述的半导体器件(200)，
其中，第一金属化层(M1)包括彼此分隔开的第一部分(221)和第二部分(222)，
其中，所述第一金属化层(M1)的所述第一部分(221)覆盖所述多个第一端子(101、S)的至少部分，以接收来自所述第一端子(101、S)的电流，
其中，所述第一金属化层(M1)的所述第二部分(222)覆盖所述多个第二端子(102、G)的至少部分，以接收来自所述第二端子(102、G)的电流。
7.根据权利要求6所述的半导体器件(200)，(示例2)
其中，在所述第一金属化层(M1)上布置第二金属化层(M2)，所述第二金属化层(M2)包括彼此分隔开的第一部分(231)和第二部分(232)，
其中，所述第二金属化层(M2)的所述第一部分(231)覆盖所述多个第三端子(103、D)的至少部分，以接收来自所述第三端子(103、D)的电流。
8.根据权利要求7所述的半导体器件(200)，
其中，所述第二金属化层(M2)的所述第一部分(231)用于将来自所述第三端子(D)的电流路由到另一实体，
其中，所述第一金属化层(M1)的所述第一部分(221)用于将来自所述第一端子(101、S)的电流路由到另一实体，并且
其中，所述第二金属化层(M2)的所述第二部分(232)连接到所述第一金属化层(M1)的所述第二部分(222)，以将来自所述第二端子(102、G)的电流路由到另一实体。
9.根据权利要求8所述的半导体器件(200)，
其中，在所述第一金属化层(M1)与所述第二金属化层(M2)之间布置隔离层，
其中，所述第二金属化层(M2)的所述第二部分(232)与所述第一金属化层(M1)的所述第二部分(222)之间的连接由穿过所述隔离层的通孔(206)形成。
10.根据权利要求1所述的半导体器件(300)，
其中，第一金属化层(M1)覆盖所述第一端子(101、S)的至少部分，以接收来自所述第一端子(101、S)的电流，并将来自所述第一端子(101、S)的电流路由到另一实体，
其中，第二金属化层(M2)覆盖所述第二端子(102、G)的至少部分，以接收来自所述第二端子(102、G)的电流，并将来自所述第二端子(102、G)的电流路由到另一实体，
其中，第三金属化层(M3)覆盖所述第三端子(103、D)的至少部分，以接收来自所述第三端子(103、D)的电流，并将来自所述第三端子(103、D)的电流路由到另一实体。
11.根据权利要求10所述的半导体器件(300)，
其中，在所述第一金属化层(M1)上布置所述第二金属化层(M2)，以及
其中，在所述第二金属化层(M2)上布置所述第三金属化层(M3)。
12.根据权利要求10或11所述的半导体器件(300)，
其中，所述第三金属化层(M3)完全覆盖所述管芯层(110)的所述主表面(111)。
13.根据权利要求10至12中的一项所述的半导体器件(300)，(示例3)
其中，至少部分地被所述第三金属化层(M3)覆盖的所述第三端子(103、D)是漏极端子，并且
其中，所述第一端子(101、S)和所述第二端子(102、G)分别是源极端子或栅极端子。
14.根据前述权利要求中的一项所述的半导体器件(100、200、300)，
其中，所述多个第一端子(101、S)的六边形轮廓、所述多个第二端子(102、G)的六边形轮廓、或所述多个第三端子(103、D)的六边形中的至少一个具有切角(602)或圆角(603)。
15.根据前述权利要求中的一项所述的半导体器件(100、200、300)，
其中，所述半导体器件(100，200，300)包括横向功率半导体器件，所述横向功率半导体器件包括GaN高电子迁移率晶体管HEMT器件。
16.根据前述权利要求中的一项所述的半导体器件(100、200、300)，
其中，所述管芯层(110)包括GaN层(112)和在所述GaN层(112)上方的AlGaN层(113)，其中，所述主表面(111)形成在所述AlGaN层(113)的顶部。
17.根据权利要求16所述的半导体器件(100、200、300)，
其中，所述多个第一端子(101、S)、所述多个第二端子(102、G)、以及所述多个第三端子(103、D)形成在所述AlGaN层(113)的顶部的一个层级上；或者
其中，所述多个第一端子(101、S)、所述多个第二端子(102、G)、以及所述多个第三端子(103、D)中的至少一个延伸到所述AlGaN层(113)中；或者
其中，所述多个第一端子(101、S)、所述多个第二端子(102、G)、以及所述多个第三端子(103、D)中的至少一个延伸到所述GaN层(113)中。
18.根据权利要求16或17所述的半导体器件(100、200、300)，
其中，所述半导体器件(100、200、300)包括GaN HEMT，所述GaN HEMT包括至少部分p型GaN半导体中的栅极，以获得提供常关器件的增强模式。
19.根据权利要求16至18中的一项所述的半导体器件(100、200、300)，
其中，所述GaN层(112)构建在异质外延体上，特别是SOI基GaN、蓝宝石基GaN、或SiC基GaN，或者构建在GaN基GaN材料上。
20.根据权利要求16至19中的一项所述的半导体器件(100、200、300)，
其中，特别是在pGaN在沟槽栅极中再生长的情况下，所述多个第二端子(102、G)包括形成为平面层或填充层的pGaN栅极。
21.根据前述权利要求中的一项所述的半导体器件(100、200、300)，
其中，所述至少两个金属化层(M1、M2)用于将所述电流路由到另一实体。
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JP6217158B2 (ja) * 2013-06-14 2017-10-25 日亜化学工業株式会社 電界効果トランジスタ
US9397168B2 (en) * 2014-10-17 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method to define the active region of a transistor employing a group III-V semiconductor material
GB201418752D0 (en) * 2014-10-22 2014-12-03 Rolls Royce Plc Lateral field effect transistor device
US10249711B2 (en) * 2017-06-29 2019-04-02 Teledyne Scientific & Imaging, Llc FET with micro-scale device array

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