JP2015173225A - 半導体装置およびその製造方法 - Google Patents

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子 真 吾 増
Shingo Masuko
子 真 吾 増
本 恭 章 安
Yasuaki Yasumoto
本 恭 章 安
瀬 直 子 梁
Naoko Yanase
瀬 直 子 梁
元 美 樹 湯
Miki Yumoto
元 美 樹 湯
村 正 人 三
Masato Mimura
村 正 人 三
藤 泰 伸 斉
Yasunobu Saito
藤 泰 伸 斉
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Hiroshi Yoshioka
岡 啓 吉
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本 英 俊 藤
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原 士 内
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Tetsuya Ono
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敏 行 仲
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Yu Ono
野 祐 小
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Abstract

【課題】制御電極、第１の主電極、および第２の主電極の接続部分の電気伝導性または熱伝導性を向上させた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、窒化物半導体層１２と、窒化物半導体層１２に設けられた制御電極１４、第１の主電極１５、および第２の主電極１６とを備える半導体チップ１を備える。さらに、基板２１と、基板２１に設けられた制御端子２２、第１の主端子２３、および第２の主端子２４とを備える支持体２を備え、さらに、半導体チップ１は、制御電極１４、第１の主電極１５、および第２の主電極１６が支持体２に対向して支持体２に設けられている。半導体チップ１の制御電極１４、第１の主電極１５、および第２の主電極１６はそれぞれ、支持体２の制御端子２２、第１の主端子２３、および第２の主端子２４に電気的に接続されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
窒化物半導体装置は、窒化物半導体の材料特性が優れていることから、トランジスタの耐圧の向上とオン抵抗の低減とを両立可能な半導体装置として期待されている。例えば、ＧａＮ（窒化ガリウム）層とＡｌＧａＮ（窒化アルミニウムガリウム）層とのへテロ界面を有する電界効果型トランジスタが注目されている。しかしながら、窒化物半導体装置の窒化物半導体層に設けられたゲート電極、ソース電極、およびドレイン電極をそれぞれ、ボンディングワイヤにより、窒化物半導体装置のパッケージのゲート端子、ソース端子、およびドレイン端子に電気的に接続する場合、ボンディングワイヤが細いため、窒化物半導体装置に大電流や高電圧を供給しにくい、あるいは窒化物半導体装置の熱をボンディングワイヤから逃がしにくいという問題がある。また、窒化物半導体装置の半導体チップ内の基板の電位が浮遊状態になると、基板と窒化物半導体層との格子不整合に起因して、半導体チップのコラプスが発生するという問題がある。
特開２０１２−１０９３４５号公報
制御電極、第１の主電極、および第２の主電極の接続部分の電気伝導性または熱伝導性を向上させることが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、窒化物半導体層と、前記窒化物半導体層に設けられた制御電極、第１の主電極、および第２の主電極とを備える半導体チップを備える。さらに、前記装置は、基板と、前記基板に設けられた制御端子、第１の主端子、および第２の主端子とを備える支持体を備える。さらに、前記半導体チップは、前記制御電極、前記第１の主電極、および前記第２の主電極が前記支持体に対向して前記支持体に設けられている。さらに、前記半導体チップの前記制御電極、前記第１の主電極、および前記第２の主電極はそれぞれ、前記支持体の前記制御端子、前記第１の主端子、および前記第２の主端子に電気的に接続されている。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す平面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
（１）第１実施形態の半導体装置の構造
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、窒化物半導体装置であり、半導体チップ１と、支持体２とを備えている。
半導体チップ１は、基板の例である半導体基板１１と、窒化物半導体層１２と、ゲート絶縁膜１３と、制御電極の例であるゲート電極１４と、第１および第２の主電極の例であるソース電極１５およびドレイン電極１６と、１つ以上の電極の例であるポスト電極１７とを備えている。
支持体２は、基板の例である支持基板２１と、制御端子の例であるゲート端子２２と、第１および第２の主端子の例であるソース端子２３およびドレイン端子２４と、はんだ２５、２６、２７とを備えている。
半導体基板１１は例えば、Ｓｉ（シリコン）基板である。半導体基板１１は、第１面Ｓ1と、第１面Ｓ1の反対側の第２面Ｓ2とを有している。支持基板２１は例えば、ＡｌＮ（窒化アルミニウム）基板などの絶縁基板である。支持基板２１は、第１面Ｓ3と、第１面Ｓ3の反対側の第２面Ｓ4とを有している。
図１は、半導体基板１１および支持基板２１に平行で互いに垂直なＸ方向およびＹ方向と、半導体基板１１および支持基板２１に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、半導体基板１１と支持基板２１との位置関係は、支持基板２１が半導体基板１１の下方に位置していると表現される。
窒化物半導体層１２は、半導体基板１１の第１面Ｓ1に形成されている。窒化物半導体層１２は、窒素を含有する半導体層である。窒化物半導体層１２は例えば、バッファ層、電子走行層、および電子供給層を含む積層膜である。バッファ層の例は、ＡｌＮ層、ＡｌＧａＮ層、およびＧａＮ層を含む積層膜である。電子走行層の例は、ＧａＮ層である。電子供給層の例は、ＡｌＧａＮ層である。
ゲート電極１４、ソース電極１５、およびドレイン電極１６は、半導体基板１１の第１面Ｓ1に窒化物半導体層１２を介して形成されている。具体的には、ゲート電極１４は、ゲート絶縁膜１３を介して窒化物半導体層１２に面しており、ソース電極１５とドレイン電極１６は、窒化物半導体層１２に接している。ゲート絶縁膜１３の例は、シリコン酸化膜である。ゲート電極１４、ソース電極１５、およびドレイン電極１６の例は、Ｎｉ（ニッケル）層とＡｕ（金）層とを含む積層膜である。
ポスト電極１７は、半導体基板１１の第１面Ｓ1に形成されており、ソース電極１５と半導体基板１１とを電気的に接続している。本実施形態のポスト電極１７は、半導体基板１１の電位をソース電極１５の電位（固定電位）と同電位にして、半導体基板１１の電位が浮遊状態になることを防止する機能を有する。これにより、本実施形態によれば、半導体基板１１のＳｉと窒化物半導体層１２のＧａＮとの格子不整合に起因する半導体チップ１のコラプスの発生を抑制することが可能となる。ポスト電極１７の例は、めっき法により形成される金属層である。ポスト電極１７と半導体基板１１との接続は、オーミック接続でも非オーミック接続でもよい。
ゲート端子２２、ソース端子２３、およびドレイン端子２４は、支持基板２１に形成されている。ゲート端子２２、ソース端子２３、およびドレイン端子２４の各々は、第１導電層（例えばＣｕ（銅）層）２２ａ、２３ａ、２４ａと、第２導電層（例えばＮｉ（ニッケル）層）２２ｂ、２３ｂ、２４ｂと、第３導電層（例えばＡｕ（金）層）２２ｃ、２３ｃ、２４ｃとを含んでいる。
ゲート端子２２、ソース端子２３、およびドレイン端子２４の各々は、支持基板２１の第１面Ｓ3に形成された第１部分と、支持基板２１の第２面Ｓ4に形成された第２部分と、第１部分と第２部分とを電気的に接続している第３部分とを含んでいる。このようなゲート端子２２、ソース端子２３、およびドレイン端子２４は例えば、支持基板２１を貫通する複数の穴を形成し、これらの穴の内部にゲート端子２２、ソース端子２３、およびドレイン端子２４を形成することで形成可能である。
ゲート端子２２、ソース端子２３、およびドレイン端子２４は、本実施形態の半導体装置の外部接続端子として使用される。例えば、本実施形態の半導体装置のゲート電極１４と外部装置とを電気的に接続したい場合には、支持基板２１の第２面Ｓ4側のゲート端子２２と外部装置の端子とを電気的に接続する。
半導体チップ１は、ゲート電極１４、ソース電極１５、およびドレイン電極１６が支持体２に対向して支持体２に設けられている。すなわち、半導体チップ１は、半導体基板１１の第１面Ｓ1と支持基板２１の第１面Ｓ3とが互いに対向する状態で、支持体２に設けられている。このように、本実施形態の半導体チップ１は、フェースダウンの状態で支持体２に設けられている。
半導体チップ１と支持体２は、はんだ２５〜２７により接合されている。具体的には、ゲート電極１４が、はんだ２５によりゲート端子２２に接合されている。ソース電極１５が、はんだ２６によりソース端子２３に接合されている。ドレイン電極１６が、はんだ２７によりドレイン端子２４に接合されている。その結果、半導体チップ１のゲート電極１４、ソース電極１５、およびドレイン電極１６がそれぞれ、支持体２のゲート端子２２、ソース端子２３、およびドレイン端子２４に電気的に接続されている。はんだ２５〜２７の材料の例は、ＳｎＡｇＣｕである。
なお、本実施形態の半導体チップ１は、支持体２にはんだ２５〜２７を形成し、半導体チップ１をはんだ２５〜２７により支持体２に接合することで、支持体２に取り付けられている。しかしながら、本実施形態の半導体チップ１は、その他の方法で支持体２に取り付けられていてよい。
図２は、第１実施形態の半導体装置の構造を示す平面図である。図２は、第１実施形態の半導体チップ１のゲート電極１４、ソース電極１５、ドレイン電極１６、およびチップ電極１７のみを図示しており、その他の構成要素の図示は省略している。
ゲート電極１４、ソース電極１５、およびドレイン電極１６は、Ｙ方向に延びる帯状の形状を有している。Ｙ方向は、第１方向の例である。ゲート電極１４は、ソース電極１５とドレイン電極１６との間に配置されている。
本実施形態のポスト電極１７は、ソース電極１５のゲート電極１４側ではなく、ソース電極１５に対しゲート電極１４とは反対側に配置されている。このようなポスト電極１７の配置には、例えば、ゲート電極１４とポスト電極１７とのショートを防止できるという利点がある。本実施形態のポスト電極１７は、Ｙ方向に平行な同一の直線Ｌ上に一列に配置されている。
符号Ｄは、互いに隣接するポスト電極１７間のＹ方向の距離を示す。符号Ｗは、ポスト電極１７のＹ方向の幅を示す。本実施形態において、ポスト電極１７間の距離Ｄは、ポスト電極１７の幅Ｗよりも大きく設定されている。距離Ｄの例は１００μｍであり、幅Ｗの例は１０μｍである。
なお、ポスト電極１７の配置や形状は、上記の例と異なる配置や形状でもよい。また、距離Ｄや幅Ｗの値は、上記の例と異なる値でもよい。例えば、本実施形態のポスト電極１７は、等間隔に配置されているが、非等間隔に配置されていてもよい。
（２）第１実施形態の半導体装置の詳細
次に、再び図１を参照し、第１実施形態の半導体装置の詳細について説明する。
以上のように、本実施形態の半導体チップ１は、ゲート電極１４、ソース電極１５、およびドレイン電極１６が支持体２に対向して支持体２に設けられている。さらに、本実施形態の半導体チップ１のゲート電極１４、ソース電極１５、およびドレイン電極１６はそれぞれ、支持体２のゲート端子２２、ソース端子２３、およびドレイン端子２４に電気的に接続されている。
よって、本実施形態によれば、ゲート電極１４、ソース電極１５、およびドレイン電極１６をそれぞれ、ボンディングワイヤを使用せずに、ゲート端子２２、ソース端子２３、およびドレイン端子２４に電気的に接続することができる。
よって、本実施形態によれば、半導体装置に容易に大電流や高電圧を供給することが可能となる。その結果、耐圧が高くオン抵抗が低いという窒化物半導体装置の利点を有効に利用することが可能となる。
また、本実施形態によれば、半導体装置の熱をゲート端子２２、ソース端子２３、およびドレイン端子２４から容易に逃がすことが可能となる。その結果、窒化物半導体装置に大電流や高電圧を供給する場合において、窒化物半導体装置の多量の熱を外部に逃がすことが可能となる。本実施形態においては、半導体装置の熱を支持基板２１から逃がすことも可能となる。
また、従来のように電極１４〜１６と端子２２〜２４とをボンディングワイヤにより接続する場合には、ボンディングワイヤの位置がぐらつくことや、半導体チップ１にボンディングパッドを設ける必要があることや、ボンディングワイヤが半導体装置のパッケージングの妨げ（すなわち、半導体装置の小型化の妨げ）になることが問題となる。
しかしながら、本実施形態によれば、電極１４〜１６や端子２２〜２４の位置をはんだ２５〜２７等により確実に固定することが可能となる。また、本実施形態によれば、半導体チップ１にボンディングパッドを設ける必要がないため、半導体チップ１の面積を縮小することが可能となる。また、本実施形態によれば、電極１４〜１６と端子２２〜２４とを近距離に配置できるため、半導体装置を容易に小型化することが可能となる。
また、本実施形態においては、半導体チップ１がフェースダウンの状態で支持体２に取り付けられているため、電極１４〜１６が支持体２側に位置し、半導体基板１１が支持体２の反対側に位置している。よって、半導体基板１１の電位が浮遊状態になることを回避することが望ましい。また、本実施形態のように半導体チップ１が窒化物半導体層１２を含む場合には、半導体基板１１のＳｉと窒化物半導体層１２のＧａＮとの格子不整合に起因するコラプスを抑制することが望ましい。
これに対し、本実施形態の半導体装置は、ソース電極１５と半導体基板１１とを電気的に接続するポスト電極１７を備えている。よって、本実施形態によれば、半導体基板１１の電位をソース電極１５の電位と同電位にして、半導体基板１１の電位が浮遊状態になることを回避することができる。よって、本実施形態によれば、半導体基板１１の電位が浮遊状態になることを回避することで、半導体基板１１と窒化物半導体層１２との格子不整合に起因するコラプスを抑制することが可能となる。
また、従来のように電極１４〜１６と端子２２〜２４とをボンディングワイヤにより接続する場合には、ボンディングワイヤを樹脂でモールドする必要があることや、ボンディングワイヤの位置のぐらつきにより半導体装置のモールドが難しいことが問題となる。
しかしながら、本実施形態によれば、ボンディングワイヤをモールドする必要がないため、半導体装置を容易にモールドすることが可能となる。また、本実施形態によれば、ボンディングワイヤをモールドする必要がないため、半導体装置のモールドを行わない実装を採用することも可能となる。ただし、本実施形態においては、半導体基板１１が割れることを防止するために、半導体基板１１のモールドを行うようにしてもよい。
（３）第１実施形態の半導体装置の製造方法
図３と図４は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、図３(ａ)に示すように、半導体基板１の第１面Ｓ1に、窒化物半導体層１２を形成する。
次に、図３(ｂ)に示すように、半導体基板１の第１面Ｓ1に、窒化物半導体層１２を介して、複数組のゲート絶縁膜１３、ゲート電極１４、ソース電極１５、およびドレイン電極１６を形成する。図３(ｂ)は、４組分のゲート絶縁膜１３、ゲート電極１４、ソース電極１５、およびドレイン電極１６を示している。
次に、図３(ｃ)に示すように、窒化物半導体層１２を貫通する複数の穴１８を、ソース電極１５に隣接する位置に形成する。穴１８は例えば、ＲＩＥ（Reactive Ion Etching）により形成される。
次に、図３(ｄ)に示すように、穴１８の内部にポスト電極１７を形成する。その結果、ソース電極１５と半導体基板１１が、ポスト電極１７により電気的に接続される。ポスト電極１７は例えば、めっき法により形成される。
なお、本実施形態の穴１８のサイズは、ポスト電極１７を埋め込み可能なサイズに設定される。穴１８の平面形状の例は、１０μｍ×１０μｍのサイズの四角形である。
次に、図４(ａ)に示すように、窒化物半導体層１２を貫通して半導体基板１１に到達する複数本の溝１９を形成する。溝１９は、半導体基板１１の第１面Ｓ1は貫通するが、半導体基板１１の第２面Ｓ2には到達しないように形成される。符号Ｓは、溝１９の底部を示す。溝１９は、別々の組に属するソース電極１５とドレイン電極１６との間などに形成される。具体的には、溝１９は、半導体基板１１のダイシングライン上に形成される。
本実施形態の溝１９は、窒化物半導体層１２に溝１９をエッチング（例えばＲＩＥ）により形成し、その後、半導体基板１１に溝１２をダイサーを用いて形成することにより形成される。すなわち、本実施形態の溝１９の形成工程においては、窒化物半導体層１２はエッチングで加工し、半導体基板１１はダイサーを用いて加工する。
このような方法で溝１９を形成する理由は、次の通りである。一般に、窒化物半導体層１２は半導体基板１１よりも固いものの、窒化物半導体層１２の厚さは半導体基板１１の厚さよりも薄い。よって、窒化物半導体層１２をダイサーを用いて加工すると、ダイサーが破損する可能性や、窒化物半導体層１２の形状が乱れる可能性がある。よって、窒化物半導体層１２はエッチングで加工することが望ましい。一方、半導体基板１１をダイサーを用いて加工する場合、このような問題が起こる可能性は少ない。また、半導体基板１１に溝１９を形成する場合には、エッチングを採用するよりダイサーを採用した方が良好な溝１９を形成しやすい。よって、本実施形態の溝１９の形成工程においては、窒化物半導体層１２をエッチングで加工し、半導体基板１１をダイサーを用いて加工する。
ただし、以上の問題を回避可能な場合などには、窒化物半導体層１２も半導体基板１１もダイサーを用いて加工してもよい。例えば、ダイサーによる窒化物半導体層１２の加工を慎重に行うことや、高性能のダイサーにより窒化物半導体層１２および半導体基板１１を加工することで、以上の問題を回避することが考えられる。この場合、窒化物半導体層１２と半導体基板１１を別々の方法で加工する無駄を解消することが可能となる。
次に、図４(ｂ)に示すように、半導体基板１１を、ゲート電極１４、ソース電極１５、およびドレイン電極１６をテープ３に対向させた状態でテープ３に貼り付ける。その結果、半導体基板１１がフェースダウンの状態でテープ３に貼り付けられる。
次に、図４(ｃ)に示すように、半導体基板１１を第２面Ｓ2側から薄膜化する。半導体基板１１の薄膜化は、例えばＣＭＰ（Chemical Mechanical Polishing）により行われる。また、半導体基板１１の薄膜化は、半導体基板１１の第２面Ｓ2が溝１９に到達するまで行われる。その結果、半導体基板１１が複数の半導体チップ１に分割される。
その後、各半導体チップ１は、図１に示すように、はんだ２５〜２７により支持体２に取り付けられる。このようにして、本実施形態の半導体装置が製造される。
以上のように、本実施形態の半導体装置は、窒化物半導体層１２を貫通して半導体基板１１に到達する溝１９を形成した後に半導体基板１１を薄膜化する、先ダイシングにより製造される。
よって、本実施形態によれば、溝１９が半導体基板１１を貫通するまでダイシングを継続する必要がないため、半導体装置を製造するためのダイシング時間を短縮することが可能となる。
一般に、半導体基板１１のダイシング深さが深くなるほど、ダイシングラインのマージン（チッピング領域）を広く確保する必要がある。本実施形態によれば、半導体基板１１のダイシング深さを浅くすることができるため、ダイシングラインのマージンを減らすことが可能となる。
以上のように、本実施形態の半導体チップ１は、ゲート電極１４、ソース電極１５、およびドレイン電極１６が支持体２に対向して支持体２に設けられている。さらに、本実施形態の半導体チップ１のゲート電極１４、ソース電極１５、およびドレイン電極１６はそれぞれ、支持体２のゲート端子２２、ソース端子２３、およびドレイン端子２４に電気的に接続されている。
よって、本実施形態によれば、ゲート電極１４、ソース電極１５、およびドレイン電極１６を、ボンディングワイヤを使用せずに、それぞれゲート端子２２、ソース端子２３、およびドレイン端子２４に電気的に接続することができ、これらの接続部分の電気伝導性または熱伝導性を向上させることが可能となる。
例えば、本実施形態によれば、半導体装置に容易に大電流や高電圧を供給することや、半導体装置の熱をゲート端子２２、ソース端子２３、およびドレイン端子２４から容易に逃がすことが可能となる。
また、本実施形態の半導体装置は、半導体基板１１とソース電極１５とを電気的に接続するポスト電極１７を備えている。よって、本実施形態によれば、半導体基板１１の電位が浮遊状態になることをポスト電極１７により回避することで、半導体基板１１と窒化物半導体層１２との格子不整合に起因する半導体チップ１のコラプスを抑制することが可能となる。
なお、本実施形態の半導体基板１１は、Ｓｉ基板以外の半導体基板でもよい。このような半導体基板の一例は、ＳｉＣ（シリコンカーバイド）基板である。また、本実施形態の半導体基板１１は、絶縁基板に置き換えてもよい。このような絶縁基板の一例は、サファイア基板である。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：半導体チップ、２：支持体、３：テープ、
１１：半導体基板、１２：窒化物半導体層、１３：ゲート絶縁膜、
１４：ゲート電極、１５：ソース電極、１６：ドレイン電極、
１７：ポスト電極、１８：穴、１９：溝、
２１：支持基板、２２：ゲート端子、２３：ソース端子、２４：ドレイン端子、
２２ａ、２３ａ、２４ａ：第１導電層、２２ｂ、２３ｂ、２４ｂ：第２導電層、
２２ｃ、２３ｃ、２４ｃ：第３導電層、２５、２６、２７：はんだ

Claims (9)

  1. 窒化物半導体層と、前記窒化物半導体層に設けられた制御電極、第１の主電極、および第２の主電極とを備える半導体チップと、
    基板と、前記基板に設けられた制御端子、第１の主端子、および第２の主端子とを備える支持体とを備え、
    前記半導体チップは、前記制御電極、前記第１の主電極、および前記第２の主電極が前記支持体に対向して前記支持体に設けられており、
    前記半導体チップの前記制御電極、前記第１の主電極、および前記第２の主電極はそれぞれ、前記支持体の前記制御端子、前記第１の主端子、および前記第２の主端子に電気的に接続されている、
    半導体装置。
  2. 前記制御端子、前記第１の主端子、および前記第２の主端子の各々は、
    前記基板の第１面に設けられた第１部分と、
    前記基板の第２面に設けられた第２部分と、
    前記第１部分と前記第２部分とを電気的に接続している第３部分と、
    を含む請求項１に記載の半導体装置。
  3. 基板と、
    前記基板に設けられた窒化物半導体層と、
    前記窒化物半導体層に設けられた制御電極、第１の主電極、および第２の主電極と、
    前記基板と前記第１または第２の主電極とを電気的に接続している１つ以上の電極と、
    を備える半導体装置。
  4. 前記制御電極、前記第１の主電極、および前記第２の主電極は、第１方向に延びる形状を有しており、
    前記１つ以上の電極は、前記第１方向に平行な同一の直線上に配置された複数の電極を含む、請求項３に記載の半導体装置。
  5. 前記電極間の前記第１方向の距離は、前記電極の前記第１方向の幅よりも大きい、請求項４に記載の半導体装置。
  6. 基板の第１面に窒化物半導体層を形成し、
    前記窒化物半導体層に複数組の制御電極、第１の主電極、および第２の主電極を形成し、
    前記窒化物半導体層を貫通して前記基板に到達する複数本の溝を形成し、
    前記基板を前記基板の第２面側から、前記第２面が前記溝に到達するまで薄膜化することにより、前記基板を複数の半導体チップに分割する、
    ことを含む半導体装置の製造方法。
  7. 前記溝は、前記窒化物半導体層に前記溝をエッチングにより形成し、前記基板に前記溝をダイサーを用いて形成することにより形成される、請求項６に記載の半導体装置の製造方法。
  8. 前記溝は、前記窒化物半導体層および前記基板に前記溝をダイサーを用いて形成することにより形成される、請求項６に記載の半導体装置の製造方法。
  9. さらに、前記第１または第２の主電極と前記基板とを電気的に接続する１つ以上の電極を形成することを含む、請求項６から８のいずれか１項に記載の半導体装置の製造方法。
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