KR20160132229A - 패키지 기판, 반도체 패키지 및 이를 제조하는 방법 - Google Patents

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KR20160132229A
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Abstract

본 발명은 패키지 기판을 제공한다. 패키지 기판은 상면 및 하면을 가지며, 상기 상면 및 상기 하면 중 적어도 어느 하나 상에 회로패턴이 제공된 절연성 기판 및 상기 회로패턴 상에 제공된 전도성 복합층을 포함하고, 상기 전도성 복합층은 상기 회로패턴과 접촉하는 니켈층 및 상기 니켈층 상에 배치되며 상기 절연성 기판 상에 실장되는 반도체 칩의 본딩 와이어가 접촉되는 알루미늄층을 포함한다.

Description

패키지 기판, 반도체 패키지 및 이를 제조하는 방법 {Package substrate, Semiconductor package and methods for fabricating the same}
본 발명은 반도체 패키지에 관한 것으로, 구체적으로 알루미늄을 이용하여 표면처리한 패키지 기판 및 반도체 패키지에 관한 것이다.
전자부품의 고밀도화에 따라 인쇄회로기판(PCB) 표면 처리에 관한 기술이 다양해지고 있다. 인쇄회로기판의 표면 처리에 있어 금속을 도금하는 기술이 사용되고 있다. 금속 도금방법은 화학증착, 금속 스퍼터링, 전기도금 및 무전해 금속도금을 포함할 수 있다. 도금 박판화, 고밀도화 되어가고 있는 인쇄회로기판 제품들의 시대적 요구에 따라, 인쇄회로기판의 공정 단순화, 노이즈 제거 등의 문제점을 해결하고자, 인쇄회로기판의 표면을 도금 또는 무전해 표면처리하고 있다.
기존부터 사용되고 있는 무전해 또는 전해 Ni/Au(ENIG)와 최근 주목받고 있는 무전해 Ni/Pd/Au(ENEPIG)는 양호한 솔더 접속 신뢰성 및 와이어 본딩 신뢰성을 가지고 있어 패키지 기판뿐 아니라 다양한 분야에서 사용되고 있다.
본 발명의 기술적 과제는 알루미늄을 사용하여 패키지 기판의 표면처리를 수행하여 공정상 비용을 절감하는 패키지 기판을 제공하는 것이다.
본 발명은 패키지 기판을 제공한다. 패키지 기판은 상면 및 하면을 가지며, 상기 상면 및 상기 하면 중 적어도 어느 하나 상에 회로패턴이 제공된 절연성 기판 및 상기 회로패턴 상에 제공된 전도성 복합층을 포함하고, 상기 전도성 복합층은 상기 회로패턴과 접촉하는 니켈층 및 상기 니켈층 상에 배치되며 상기 절연성 기판 상에 실장되는 반도체 칩의 본딩 와이어가 접촉되는 알루미늄층을 포함한다.
일 예에 의하여, 상기 전도성 복합층은 상기 니켈층과 상기 알루미늄층 사이에 배치되는 금속층을 더 포함한다.
일 예에 의하여, 상기 금속층은 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이트(TaN), 금(Au), 은(Ag) 및 텅스텐(W)을 포함한다.
일 예에 의하여, 상기 알루미늄층의 두께는 0.1μm 내지 1μm 이다.
일 예에 의하여, 상기 절연성 기판은 코어부 및 상기 코어부 상에 교대로 적층되는 복수개의 절연층들 및 도전층들을 포함한다.
일 예에 의하여, 상기 니켈층은 무전해 도금층이다.
일 예에 의하여, 상기 절연성 기판은 상기 회로패턴 상에 배치되는 솔더 레지스트층을 더 포함하고, 상기 솔더 레지스트층은 상기 회로패턴의 일부를 노출하는 홀을 포함한다.
일 예에 의하여, 상기 솔더 레지스트층의 상기 홀 내부에 상기 니켈층 및 상기 알루미늄층이 배치된다.
일 예에 의하여, 상기 니켈층은 상기 회로패턴의 상면과 측면을 덮도록 제공된다.
일 예에 의하여, 상기 니켈층은 상기 회로패턴의 상면의 일부를 덮도록 제공된다.
일 예에 의하여, 상기 기판은 인쇄회로기판(PCB) 또는 플렉서블 기판을 포함한다.
본 발명은 반도체 패키지를 제공한다. 상면 및 하면에 배치된 구리 패드 및 표면처리된 접합부를 갖는 패키지 기판, 상기 패키지 기판 상에 배치되는 반도체 칩 및 상기 패키지 기판과 상기 반도체 칩을 연결하는 본딩 와이어을 포함하고, 상기 접합부는 상기 구리 패드와 첩촉하는 니켈층 및 상기 니켈층 상에 배치되는 알루미늄층을 포함하고, 상기 알루미늄층과 상기 반도체 칩은 와이어 본딩을 통해 전기적으로 연결된다.
일 예에 의하여, 상기 접합부는 상기 니켈층과 상기 알루미늄층 사이에 배치되는 금속층을 더 포함하고, 상기 금속층은 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이트(TaN), 금(Au), 은(Ag) 및 텅스텐(W)을 포함한다.
일 예에 의하여, 상기 접합부는 상기 알루미늄층의 상면에 제공되는 알루미늄 산화막을 더 포함하고, 상기 본딩 와이어는 상기 알루미늄 산화막을 관통하여 상기 알루미늄층과 상기 반도체 칩을 전기적으로 연결한다.
일 예에 의하여, 상기 패키지 기판은 상기 구리 패드 상에 배치되고, 상기 구리 패드의 일부를 노출시키는 솔더 레지스트층을 더 포함하고, 상기 솔더 레지스트층은 상기 니켈층 및 상기 알루미늄층의 측면을 감싼다.
본 발명은 패키지 기판의 제조방법을 제공한다. 패키지 기판의 제조방법은 회로패턴을 포함하는 절연성 기판 상에 상기 회로패턴의 일부가 노출되도록 솔더 레지스트층을 형성하고, 상기 노출된 회로패턴 상에 상기 회로패턴과 전기적으로 연결되는 니켈층을 형성하고 그리고 상기 니켈층 상에 알루미늄층을 형성하는 것을 포함하고, 상기 알루미늄층은 상기 절연성 기판 상에 실장되는 반도체 칩과 와이어 본딩된다.
일 예에 의하여, 상기 알루미늄층은 잉크젯(inkjet) 방식을 통해 형성된다.
일 예에 의하여, 상기 잉크젯(inkjet) 방식은 상기 니켈층 상에 알루미늄 전구체(AlH3) 또는 알루미늄 나노 파티클을 코팅하는 것을 포함한다.
일 예에 의하여, 상기 알루미늄층은 이온성 액체(ionic liquid) 및 오가닉 용액(organic solution)을 이용한 도금방식, 딥핑(dipping) 공정, 스크리닝(screening) 공정 및 슬롯 다이(slot die) 공정을 통해 형성된다.
일 예에 의하여, 상기 알루미늄층은 스퍼터링(PVD) 방식을 이용하여 형성된다.
일 예에 의하여, 상기 와이어 본딩하는 것은 본딩 와이어가 상기 알루미늄층 상에 형성된 알루미늄 산화막을 관통하여 상기 반도체 칩과 상기 알루미늄층을 전기적으로 연결한다.
본 발명의 실시예에 따르면, 패키지 기판의 표면처리에 저렴한 알루미늄을 사용하여 공정상 비용을 절감할 수 있다.
본 발명의 실시예에 따르면, 알루미늄으로 표면처리한 패키지 기판과 반도체 칩을 와이어 본딩할 수 있다. 와이어 본딩을 통해 알루미늄층 상에 형성된 산화막을 관통하여 알루미늄층과 패키지 기판을 전기적으로 연결할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A영역을 확대한 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 일부를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 일부를 도시한 단면도이다.
도 6은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 7은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 2는 도 1의 A영역을 확대한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1)는 패키지 기판(100), 반도체 칩(200) 및 본딩 와이어(300)를 포함할 수 있다.
패키지 기판(100)은 코어부(110), 배선층들(120a, 120b), 절연층들(130a, 130b), 회로패턴들(140a, 140b) 및 접합부(160, 180)를 포함할 수 있다. 예를 들어, 패키지 기판(100)은 인쇄회로기판(PCB) 또는 플렉서블(flexible) 기판일 수 있다.
코어부(110)는 레진(resin) 및 유리섬유를 포함할 수 있다. 유리섬유는 보강기재 중 하나로 직경 5㎛ 내지 15㎛의 글라스 필라멘트(glass filament)를 수백가닥 꼬아서 섬유다발로 만들고, 이를 직조한 것일 수 있다. 글라스 필라멘트는 실리카(Silica)를 주성분으로 하는 광석 가공품일 수 있다. 유리섬유는 우수한 내열성, 기계적 강도 및 전기 절연성을 가질 수 있다. 선택적으로, 패키지 기판(100)은 코어부(110)를 포함하지 않는 인쇄회로기판(PCB) 또는 플렉서블(flexible) 기판일 수 있다.
코어부(110) 상에 배선층들(120a, 120b)이 배치될 수 있다. 배선층들(120a, 120b)은 니켈(Ni)이나 구리(Cu) 등과 같은 도금물질 또는 열전도 특성이 뛰어난 고분자 물질일 수 있다. 배선층들(120a, 120b)은 코어부(110)의 상면 상에 배치되는 상부 배선층(120a)과 코어부(110)의 하면 상에 배치되는 하부 배선층(120b)을 포함할 수 있다. 상부 배선층(120a)과 하부 배선층(120b)은 제 1 비아(125)를 통해 전기적으로 연결될 수 있다. 제 1 비아(125)는 코어부(110)를 관통하도록 제공될 수 있다. 제 1 비아(125)는 니켈(Ni) 또는 구리(Cu)와 같은 도금물질 또는 열전도 특성이 뛰어난 고분자 물질일 수 있다.
배선층들(120a, 120b) 상에 절연층들(130a, 130b)이 배치될 수 있다. 절연층들(130a, 130b)은 레진(resin)을 포함할 수 있다. 절연층들(130a, 130b)은 상부 배선층(120a) 상에 배치되는 상부 절연층(130a) 및 하부 배선층(120b) 상에 배치되는 하부 절연층(130b)을 포함할 수 있다.
절연층들(130a, 130b) 상에 회로패턴들(140a, 140b)이 배치될 수 있다. 회로패턴들(140a, 140b)은 구리(Cu)일 수 있다. 회로패턴들(140a, 140b)은 상부 절연층(130a) 상에 배치되는 상부 회로패턴(140a)과 하부 절연층(130b) 상에 배치되는 하부 회로패턴(140b)을 포함할 수 있다. 상부 회로패턴(140a)과 상부 배선층(120a)은 제 2 비아(135a)를 통해 전기적으로 연결될 수 있다. 제 2 비아(135a)는 상부 절연층(130a)을 관통하도록 제공될 수 있다. 하부 회로패턴(140b)과 하부 배선층(120b)은 제 3 비아(135b)를 통해 전기적으로 연결될 수 있다. 제 3 비아(135b)는 하부 절연층(130b)을 관통하도록 제공될 수 있다. 제 2 비아(135a) 및 제 3 비아(135b)는 니켈(Ni)이나 구리(Cu) 등과 같은 도금물질 또는 열전도특성이 뛰어난 고분자 물질일 수 있다.
상부 회로패턴(140a) 상에 솔더 레지스트층(150)이 배치될 수 있다. 솔더 레지스트층(150)은 상부 회로패턴(140a)의 상면을 일부 노출시키는 홀(155)을 포함할 수 있다. 솔더 레지스트층(150)은 절연성 코팅막일 수 있다. 솔더 레지스트층(150)은 상부 회로패턴(140a)을 보호하고, 상부 회로패턴(140a) 사이에 브릿지(bridge) 현상이 발생하는 것을 방지할 수 있다.
솔더 레지스트층(150)의 홀(155) 내부에 접합부(160, 180)가 배치될 수 있다. 홀(155)은 접합부(160, 180)의 측면을 감쌀 수 있다. 접합부(160, 180)는 상부 회로패턴(140a) 상에 배치되는 니켈층(160)과 니켈층(160) 상에 배치되는 알루미늄층(180)을 포함할 수 있다. 니켈층(160)은 상부 회로패턴(140a)과 알루미늄층(180) 사이에서 구리(Cu)의 확산을 방지할 수 있다. 니켈층(160)은 니켈층(160)에 포함된 니켈(Ni)의 산화를 방지하기 위해 인(P)을 함유할 수 있다. 예를 들어, 니켈층(160)은 5% 내지 12% 중량의 인(P)을 함유할 수 있다. 니켈층(160)의 너비는 하나의 상부 회로패턴(140a)의 너비보다 작을 수 있다. 니켈층(160)의 두께는 2μm 내지 8μm일 수 있다.
알루미늄층(180)은 알루미늄(Al) 혹은 알루미늄(Al)을 포함하는 금속 화합물일 수 있다. 알루미늄층(180)의 두께는 0.1μm 내지 1μm일 수 있다. 알루미늄층(180)은 니켈층(160)의 산화를 방지하고, 와이어 본딩에 의해 반도체 칩(200)과 연결될 수 있다. 알루미늄층(180)은 표면에 안정적인 알루미늄 산화막(185)이 자연적으로 형성되므로 표면 변색 등과 같은 결함이 발생할 여지가 없어질 수 있다. 예를 들어, 알루미늄 산화막(185)은 알루미나(Al2O3)일 수 있다. 알루미늄(Al)은 전기전도도가 좋고 가격이 저렴하여 기존의 ENIG(electroless nickel/immersion gold)에서 금(Au)을 대체할 수 있다. 이에 따라, 패키지 기판(100)의 제조 공정상 비용이 크게 절감될 수 있다.
패키지 기판(100) 상에 반도체 칩(200)이 배치될 수 있다. 반도체 칩(200)은 로직 칩, 메모리 칩, 혹은 이들의 조합일 수 있다.
본딩 와이어(300)는 패키지 기판(100)과 반도체 칩(200)을 전기적으로 연결할 수 있다. 본딩 와이어(300)는 예를 들어, 구리(Cu) 또는 금(Au)일 수 있다. 본딩 와이어(300)는 반도체 칩(200)의 상면과 패키지 기판(100)의 알루미늄층(180)을 전기적으로 연결할 수 있다. 알루미늄은 전기전도도가 좋으나 높은 산화특성을 가진다. 이에 따라, 알루미늄층(180)과 공기가 만나는 부분에 알루미늄 산화막(185)이 생길 수 있다. 알루미늄 산화막(185)은 본딩 와이어(300)와 알루미늄층(180)의 전기적 연결을 방해할 수 있다. 따라서, 본딩 와이어(300)는 알루미늄 산화막(185)을 관통하도록 제공되어 알루미늄층(180)과 직접 연결될 수 있다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 3a를 참조하면, 코어부(110) 상에 배선층들(120a, 120b), 절연층들(130a, 130b) 및 회로패턴들(140a, 140b)을 차례로 형성할 수 있다. 코어부(110)의 상면에 상부 배선층(120a)을 형성하고, 코어부(110)의 하면에 하부 배선층(120b)을 형성할 수 있다. 상부 배선층(120a)과 하부 배선층(120b)은 제 1 비아(125)를 통해 전기적으로 연결될 수 있다. 제 1 비아(125)는 코어부(110)를 관통하도록 형성될 수 있다. 제 1 비아(125)는 레이저 드릴링 공정을 이용하여 비아홀을 형성한 후, 비아홀에 도전성 물질을 채워 형성될 수 있다. 도전성 물질은 니켈(Ni)이나 구리(Cu) 등과 같은 도금물질 또는 열전도특성이 뛰어난 고분자 물질일 수 있다.
상부 배선층(120a) 및 하부 배선층(120b) 상에 절연물질을 도포하고, 절연물질을 경화시켜 절연층들(130a, 130b)을 형성할 수 있다. 절연물질의 도포 및 경화에 의해 상부 배선층(120a) 상에 상부 절연층(130a)이 형성되고, 하부 배선층(120b) 상에 하부 절연층(130b)이 형성될 수 있다. 절연물질은 레진(resin)을 포함할 수 있다.
절연층들(130a, 130b) 상에 회로층들(145a, 145b)을 형성할 수 있다. 상부 절연층(130a) 상에 상부 회로층(145a)이 형성되고, 하부 절연층(130b) 상에 하부 회로층(145b)이 형성될 수 있다. 회로층들(145a, 145b)은 구리(Cu)일 수 있다.
도 3b를 참조하면, 회로층들(145a, 145b)을 패터닝하여 회로패턴들(140a, 140b)을 형성할 수 있다. 가령, 포토 및 식각 공정으로 회로층들(145a, 145b)을 패터닝하여 회로 패턴들(140a, 140b)을 형성할 수 있다. 회로 패턴들(140a,140b)은 상부 절연층(130a)에 형성된 상부 회로패턴(140a)과 하부 절연층(130b) 상에 형성된 하부 패턴(140b)을 포함할 수 있다.
도 3c를 참조하면, 상부 절연층(130a)와 상부 회로패턴(140a) 상에 솔더 레지스트층(150)을 형성할 수 있다. 솔더 레지스트층(150)은 피에스알(PSR) 코팅일 수 있다. 솔더 레지스트층(150)은 상부 회로패턴(140a)을 보호하고, 인접한 상부 회로패턴(140a) 사이의 브릿지(bridge) 현상이 발생하는 것을 방지할 수 있다. 솔더 레지스트층(150)을 형성한 후, 상부 회로패턴(140a)의 상면의 일부가 노출되도록 식각하여 홀(155)을 형성할 수 있다.
도 3d를 참조하면, 홀(155)에 의해 노출된 상부 회로패턴(140a) 상에 니켈층(160) 및 알루미늄층(180)을 순차적으로 형성할 수 있다. 니켈층(160) 및 알루미늄층(180)의 측면은 홀(155)에 의해 감싸질 수 있다. 니켈층(160)은 무전해 도금방식으로 형성될 수 있다. 니켈층(160)은 니켈층(160)에 포함된 니켈(Ni)의 산화를 방지하기 위해 인(P)을 함유할 수 있다. 예를 들어, 니켈층(160)은 5% 내지 12% 중량의 인(P)을 함유할 수 있다. 니켈층(160) 상에 알루미늄층(180)을 형성할 수 있다. 알루미늄층(180)의 두께는 0.1μm 내지 1μm일 수 있다.
알루미늄층(180)은 잉크젯(inkjet) 방식, 물리적 증기 증착법(PVD), 이온성 액체(ionic liquid) 및 오가닉 용액(organic solution)을 이용한 도금방식, 딥핑(dipping) 공정, 스크리닝(screening) 공정 및 슬롯 다이(slot die) 공정을 통해 형성될 수 있다. 잉크젯(inkjet) 방식은 알루미늄 전구체 또는 알루미늄 나노 파티클(nano particles)을 니켈층(160) 상에 코팅하는 방식일 수 있다. 예를 들어, 알루미늄 전구체는 알라네이트(AlH3)일 수 있다. 알라네이트(AlH3)은 낮은 온도(예: 약 150°C)에서 쉽게 알루미늄(Al)과 수소(H2)로 분해되며, 적절한 촉매를 사용할 경우 상온에서도 분해될 수 있다. 따라서, 알라네이트(AlH3)를 이용하여 알루미늄을 전기회로 및 전극 등으로 용이하게 구현할 수 있다. 알루미늄 전구체 또는 알루미늄 나노 파티클(nano particles)을 코팅한 후 건조시켜 알루미늄층(180)을 형성할 수 있다.
슬롯 다이(slot die) 공정은 무맥동 펌프 또는 피스톤 펌프 등을 이용하여 일정한 양의 금속 유체를 도포하여 코팅하는 공정일 수 있다. 슬롯 다이(slot die) 공정을 통해 알루미늄을 일정한 두께로 코팅할 수 있다.
스크리닝(screening) 공정은 금속 유체를 잉크로 사용하고, 롤러를 이용하여 압력을 가하여 코팅하는 공정일 수 있다.
딥핑(dipping) 공정은 피도금물을 용융 금속(예: 알루미늄) 속에 침적시켜, 금속을 코팅하는 공정일 수 있다.
이온성 액체(ionic liquid) 및 오가닉 용액(organic solution)을 이용한 도금방식 및 물리적 증기 증착법(PVD)은 일반적으로 사용되는 방법에 따르고, 특별히 한정되지 않을 수 있다.
도 3e를 참조하면, 본딩 와이어(300)를 통해 패키지 기판(100)과 반도체 칩(200)을 전기적으로 연결할 수 있다. 본딩 와이어(300)는 전기전도도가 높은 구리(Cu) 또는 금(Au)일 수 있다. 와이어 본딩 공정은 본딩 와이어(300)를 반도체 칩(200) 상에 볼 본딩(ball bonding)하고, 알루미늄층(180) 상에 스티치 본딩(stich bonding)할 수 있다. 스티치 본딩(stich bonding)은 본딩 와이어(300)를 높은 진동수로 진동시켜 본딩 와이어(300)를 본딩하는 공정이다. 스티치 본딩(stich bonding)을 통해 본딩 와이어(300)가 알루미늄층(180) 상에 형성된 알루미늄 산화막(185)을 관통할 수 있고, 본딩 와이어(300)가 알루미늄층(180)과 반도체 칩(200)을 전기적으로 연결할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 일부를 도시한 단면도이다.
도 4를 참조하면, 니켈층(160)과 알루미늄층(180) 사이에 금속층(170)을 제공할 수 있다. 금속층(170)은 니켈층(160)과 알루미늄층(180) 간의 접착력을 높일 수 있다. 예를 들어, 금속층(170)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이트(TaN), 금(Au), 은(Ag) 및 텅스텐(W)을 포함할 수 있다. 금속층(170)은 니켈층(160) 상에 형성될 수 있고, 통상적인 전기도금 방식 또는 무전해 도금 방식으로 형성될 수 있다. 니켈층(160), 금속층(170) 및 알루미늄층(180)의 측면은 홀(155)과 접촉할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 일부를 도시한 단면도이다.
도 5를 참조하면, 솔더 레지스트층(150)은 상부 회로패턴(140a)의 상면 및 측면을 노출시키도록 홀(155)을 제공할 수 있다. 니켈층(160)은 상부 회로패턴(140a)의 상면과 측면을 덮도록 형성될 수 있다. 금속층(170)은 니켈층(160)의 상면과 측면을 덮도록 형성될 수 있고, 알루미늄층(180)은 금속층(170)의 상면과 측면을 덮도록 형성될 수 있다. 알루미늄 산화막(185)은 알루미늄층(180)의 상면과 공기가 접촉하는 부분에 형성될 수 있다. 알루미늄층(180)과 알루미늄 산화막(185)의 측면은 홀(155)과 접촉할 수 있다.
도 6은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
상술한 반도체 패키지는 전자 시스템에 적용될 수 있다. 상술한 본 발명의 기술이 적용된 반도체 패키지는 메모리 디바이스의 형태로 제공될 수 있다. 도 6을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 7은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
상술한 본 발명의 기술이 적용된 반도체 패키지는 메모리 카드의 형태로 제공될 수 있다. 도 7을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.

Claims (10)

  1. 상면 및 하면을 가지며, 상기 상면 및 상기 하면 중 적어도 어느 하나 상에 회로패턴이 제공된 절연성 기판; 및
    상기 회로패턴 상에 제공된 전도성 복합층을 포함하고,
    상기 전도성 복합층은:
    상기 회로패턴과 접촉하는 니켈층; 및
    상기 니켈층 상에 배치되며 상기 절연성 기판 상에 실장되는 반도체 칩의 본딩 와이어가 접촉되는 알루미늄층을;
    포함하는 패키지 기판.
  2. 제 1 항에 있어서,
    상기 전도성 복합층은:
    상기 니켈층과 상기 알루미늄층 사이에 배치되는 금속층을 더 포함하는 패키지 기판.
  3. 제 2 항에 있어서,
    상기 금속층은 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이트(TaN), 금(Au), 은(Ag) 및 텅스텐(W)을 포함하는 패키지 기판.
  4. 제 1 항에 있어서,
    상기 니켈층은 상기 회로패턴의 상면과 측면을 덮도록 제공되는 패키지 기판.
  5. 제 1 항에 있어서,
    상기 니켈층은 상기 회로패턴의 상면의 일부를 덮도록 제공되는 패키지 기판.
  6. 제 1 항에 있어서,
    상기 절연성 기판은:
    상기 회로패턴 상에 배치되는 솔더 레지스트층을 더 포함하고,
    상기 솔더 레지스트층은 상기 회로패턴의 일부를 노출하는 홀을 포함하는 패키지 기판.
  7. 제 6 항에 있어서,
    상기 솔더 레지스트층의 상기 홀 내부에 상기 니켈층 및 상기 알루미늄층이 배치되는 패키지 기판.
  8. 상면 및 하면에 배치된 구리 패드 및 표면처리된 접합부를 갖는 패키지 기판;
    상기 패키지 기판 상에 배치되는 반도체 칩; 및
    상기 패키지 기판과 상기 반도체 칩을 연결하는 본딩 와이어을 포함하고,
    상기 접합부는:
    상기 구리 패드와 첩촉하는 니켈층; 및
    상기 니켈층 상에 배치되는 알루미늄층을 포함하고,
    상기 알루미늄층과 상기 반도체 칩은 와이어 본딩을 통해 전기적으로 연결되는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 접합부는:
    상기 니켈층과 상기 알루미늄층 사이에 배치되는 금속층을 더 포함하고,
    상기 금속층은 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이트(TaN), 금(Au), 은(Ag) 및 텅스텐(W)을 포함하는 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 접합부는:
    상기 알루미늄층의 상면에 제공되는 알루미늄 산화막을 더 포함하고,
    상기 본딩 와이어는 상기 알루미늄 산화막을 관통하여 상기 알루미늄층과 상기 반도체 칩을 전기적으로 연결하는 반도체 패키지.

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9960107B2 (en) 2016-01-05 2018-05-01 Samsung Electronics Co., Ltd. Package substrate, method for fabricating the same, and package device including the package substrate
US10770384B2 (en) 2017-02-24 2020-09-08 Samsung Electronics Co., Ltd. Printed circuit board having insulating metal oxide layer covering connection pad

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102462505B1 (ko) 2016-04-22 2022-11-02 삼성전자주식회사 인쇄회로기판 및 반도체 패키지
KR20210017524A (ko) * 2019-08-08 2021-02-17 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
TWI731791B (zh) * 2020-09-21 2021-06-21 丁肇誠 半導體測試晶片及其製作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762122B2 (en) * 2001-09-27 2004-07-13 Unitivie International Limited Methods of forming metallurgy structures for wire and solder bonding
JP4340416B2 (ja) * 2002-02-26 2009-10-07 Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 半導体記憶装置の製造方法
JP4431123B2 (ja) * 2006-05-22 2010-03-10 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
US9054100B2 (en) * 2011-11-01 2015-06-09 Stats Chippac, Ltd. Semiconductor die and method of forming sloped surface in photoresist layer to enhance flow of underfill material between semiconductor die and substrate
JP5931547B2 (ja) * 2012-03-30 2016-06-08 イビデン株式会社 配線板及びその製造方法
JP2015173225A (ja) * 2014-03-12 2015-10-01 株式会社東芝 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9960107B2 (en) 2016-01-05 2018-05-01 Samsung Electronics Co., Ltd. Package substrate, method for fabricating the same, and package device including the package substrate
US10134666B2 (en) 2016-01-05 2018-11-20 Samsung Electronics Co., Ltd. Package substrate, method for fabricating the same, and package device including the package substrate
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