JP6248664B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

従来より、いわゆるトレンチゲート構造のパワーＭＯＳＦＥＴやＩＧＢＴなどが用いられている。例えば、特許文献１には、パワー半導体装置として構成されるトレンチゲート型の半導体装置が開示されている。この半導体装置は、ベース領域３の表面にソース領域４が選択的に形成され、ソース領域４及びベース領域３を貫通してドリフト領域に達する構成でトレンチが設けられている。そして、トレンチ内には、ゲート電極７が埋め込まれている。

特開平１０−１７３１７０号公報

ところで、この種の半導体装置では、特性として、オン抵抗が低く、且つ、アバランシェ耐量が高いことが望まれる。しかしながら、一般的にオン抵抗とアバランシェ耐量はトレードオフの関係にあり、例えば、トレンチ間隔を狭くしてチャネルの高密度化を進めると、オン抵抗は低減できるが、寄生トランジスタがオン動作し易くなるため、アバランシェ耐量が低くなり易いという問題がある。逆に、トレンチ間隔を広げてアバランシェ耐量を高めると、その分、チャネル密度が低下し、オン抵抗が増大してしまうことになる。

本発明は、上述した課題を解決するためになされたものであり、オン抵抗の上昇を抑えつつ、アバランシェ耐量を高めやすい半導体装置を提供することを目的とする。

本発明は、所定の表面（３ａ）と裏面（３ｂ）とを備え、少なくとも前記表面（３ａ）側に複数の素子領域（Ｃａ）が構成された半導体基板（３）と、
前記半導体基板（３）の前記表面（３ａ）側を覆う導電層（２６）と、
前記導電層（２６）の上方に配置され、前記導電層（２６）の上面部（２６ａ）の一部と電気的に接続される導電性の接続部（３０ａ，５０ａ）を有する接続部材（３０、５０）と、
を備え、
前記導電層（２６）には、前記半導体基板（３）の各々の前記素子領域（Ｃａ）に接続されるコンタクト部（２６ｂ）がそれぞれ設けられており、
前記半導体基板（３）において、前記接続部材（３０、５０）の前記接続部（３０ａ）の直下に位置する直下領域（ＡＲ）の内部位置、又は前記直下領域（ＡＲ）の周縁部に隣接する位置、の少なくともいずれかの位置の所定領域には、当該所定領域よりも前記直下領域（ＡＲ）から遠ざかる側に配置される外側部（６）よりアバランシェ耐量が高い構造の高耐量部（５）が設けられ、前記半導体基板（３）内に設けられた第１導電型の第１半導体層（１５）と、前記半導体基板（３）の前記表面（３ａ）側から掘り下げられて形成されるトレンチ部（１９）と、前記トレンチ部（１９）の内壁面に沿って形成されたゲート絶縁膜（２１）と、前記トレンチ部（１９）内において前記ゲート絶縁膜（２１）よりも内側に形成されたゲート電極（２３）と、前記第１半導体層（１５）の上方において、少なくとも前記トレンチ部（１９）に沿った位置に形成された第２導電型の第２半導体層（１７）と、前記半導体基板（３）の前記表面（３ａ）側において、前記第２半導体層（１７）の上方且つ前記トレンチ部（１９）に隣接した位置に形成された第１導電型の第３半導体層（２５）と、を備え、前記半導体基板（３）の内部は、前記トレンチ部（１９）によって複数のセル部（Ｃａ）に区画され、それぞれの前記セル部（Ｃａ）が前記素子領域として構成され、前記導電層（２６）の前記コンタクト部（２６ｂ）に電気的に接続される構成となっており、前記セル部（Ｃａ）の表層部側には、前記トレンチ部（１９）に隣接して前記第３半導体層（２５）が設けられ、少なくとも前記第３半導体層（２５）よりも当該セル部（Ｃａ）の中心側に第２導電型の第４半導体層（１８）が設けられており、 複数の前記セル部（Ｃａ）のうちの前記高耐量部（５）を構成する高耐量セル部（Ｃ１）において、前記半導体基板（３）の厚さ方向に平面視したときの当該高耐量セル部（Ｃ１）の全体面積に対し、当該高耐量セル部（Ｃ１）において前記第４半導体層（１８）が前記導電層（２６）に接触する接触面積の割合を第１面積率とし、複数の前記セル部（Ｃａ）のうちの前記外側部（６）を構成する低耐量セル部（Ｃ２）において、前記半導体基板（３）の厚さ方向に平面視したときの当該低耐量セル部（Ｃ２）の全体面積に対し、当該低耐量セル部（Ｃ２）において前記第４半導体層（１８）が前記導電層（２６）に接触する接触面積の割合を第２面積率とした場合、前記第２面積率よりも前記第１面積率のほうが大きくなり、トレンチコンタクト構造であり、前記第３半導体層（２５）が前記アバランシェ耐量の高い領域も前記アバランシェ耐量の高くない領域も幅は同じであることを特徴とする。

請求項１の発明では、半導体基板において、接続部材の接続部の直下に位置する直下領域の内部位置、又は直下領域の周縁部に隣接する位置、の少なくともいずれかの位置に、その外側に配置される部分（外側部）よりもアバランシェ耐量が高い構造の高耐量部が設けられている。
誘導性負荷でのオフ動作時又はその直後にサージ電圧が生じ、そのサージ電圧が半導体装置に印加された場合、特に接続部材の接続部の直下領域付近にサージ電流が集中することが懸念される。これに対し、本発明では、電流が集中しやすい接続部材の接続部の直下領域付近に、アバランシェ耐量が相対的に高められた高耐量部が設けられるため、誘導性負荷でのオフ動作の際にサージ電圧が生じたとしても、懸念される直下領域付近でサージ電圧などに起因する破壊等が生じにくくなる。また、本発明では、サージ電流の集中が懸念される領域に選択的に高耐量部を設けているため、効果的にサージ対策を図りつつ、全ての領域を高耐量部と同一構造にする構成と比べてオン抵抗が抑制され易くなる。

図１は、第１実施形態に係る半導体装置を概略的に例示する平面図である。 図２は、図１の半導体装置を概念的に示す斜視図である。 図３は、図１の半導体装置を概念的に示す正面図である。 図４は、図１の半導体装置を厚さ方向に切断した断面構成の一部を概念的に例示する断面図である。 図５は、図１の半導体装置を横方向に切断した断面構成の一部を概念的に例示する断面図である。 図６は、図５の一部を拡大して説明する説明図である。 図７は、図１の半導体装置の一部を概念的に示す概念図であり、接続部材の直下領域を説明する説明図である。 図８は、第２実施形態に係る半導体装置を横方向に切断した断面構成の一部を概念的に例示する断面図である。 図９は、第２実施形態に係る半導体装置を厚さ方向に切断した断面構成の一部を概念的に例示する断面図である。 図１０は、第３実施形態に係る半導体装置を横方向に切断した断面構成の一部を概念的に例示する断面図である。 図１１は、第３実施形態に係る半導体装置を厚さ方向に切断した断面構成の一部を概念的に例示する断面図である。 図１２は、第４実施形態に係る半導体装置を横方向に切断した断面構成の一部を概念的に例示する断面図である。 図１３は、第４実施形態に係る半導体装置を厚さ方向に切断した断面構成の一部を概念的に例示する断面図である。 図１４は、第５実施形態に係る半導体装置を横方向に切断した断面構成の一部を概念的に例示する断面図である。 図１５は、第５実施形態に係る半導体装置を厚さ方向に切断した断面構成の一部を概念的に例示する断面図である。 図１６は、第６実施形態に係る半導体装置を横方向に切断した断面構成の一部を概念的に例示する断面図である。 図１７は、図１６の一部を拡大して示す拡大図である。 図１８は、第６実施形態に係る半導体装置を厚さ方向に切断した断面構成の一部を概念的に例示する断面図である。 図１９は、第７実施形態に係る半導体装置を横方向に切断した断面構成の一部を概念的に例示する断面図である。 図２０は、第８実施形態に係る半導体装置を厚さ方向に切断した断面構成の一部を概念的に例示する断面図である。 図２１は、他の実施形態に係る半導体装置の例１を説明する説明図であり、接続部材としてワイヤーパッドを用いた構成を概念的に示す斜視図である。 図２２は、他の実施形態に係る半導体装置の例２を概略的に例示する平面図であり、図１の半導体装置の角部を湾曲させた構成を示す図である。 図２３は、図２２の半導体装置を概念的に示す斜視図である。

［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
（１．半導体装置の基本構造）
図１に示すように、本発明の半導体装置１は、例えば平面視矩形状の外観をなしており、図１、図２、図３のように、半導体チップ２の上面部に導電性の銅クリップ３０が接合され、互いに電気的に接続されている。

この半導体装置１は、トレンチゲート型のＭＯＳＦＥＴとして構成されている。図４に示すように、半導体装置１は、所定の表面３ａと裏面３ｂとを備えた半導体基板３の表面３ａ（第１主面）側にゲート電極２３を埋設するためのトレンチ部１９が形成されたトレンチゲート構造となっている。

本明細書では、半導体基板３の厚さ方向をγ方向とし、図４ではこのγ方向を矢印で示している。また、半導体基板３の厚さ方向と直交する所定方向を横方向としており、この横方向をα方向とし、図４、図５では、このα方向を矢印で示している。また、上記厚さ方向及び横方向と直交する方向を縦方向としており、この縦方向をβ方向とし、図５ではこのβ方向を矢印で示している。図４は、図５のＡ２−Ａ２位置での切断面を概略的に示した断面図であり、この切断面は、α方向（横方向）及びγ方向（厚さ方向）と平行な切断面となっている。また、図５は、図４のＡ１−Ａ１位置での切断面を概略的に示した断面図となっており、この切断面は、α方向（横方向）及びβ方向（縦方向）と平行な切断面となっている。

図４等に示すように、半導体装置１は、主として、所定の表面３ａと裏面３ｂとを備えた半導体基板３と、半導体基板３の表面３ａ側を覆うソース電極２６と、ソース電極２６に接続される銅クリップ３０と、を備えている。

半導体基板３は、例えばＮ＋型のシリコン基板の裏面側をドレイン層とし、その上に耐圧を保持するためのＮ−型ドリフト層を備え、その表面側にＰ型ベース領域（Ｐ型ボディ領域）を備えた構成となっている。なお、本明細書では、Ｎ導電型が第１導電型の一例に相当し、Ｐ導電型が第２導電型の一例に相当する。

Ｎ−型ドリフト層１５は、第１導電型の第１半導体層の一例に相当する部分であり、後述するトレンチ部１９の底部よりも浅い位置（即ち、表面３ａ側の位置）からトレンチ部１９の底部よりも深い位置（即ち、裏面３ｂ側の位置）にまで及ぶように形成されている。そして、このＮ−型ドリフト層１５よりも裏面３ｂ側には、Ｎ−型ドリフト層１５よりも不純物濃度が大きいＮ＋型ドレイン層１３が設けられており、このＮ＋型ドレイン層１３の外面が半導体基板３の裏面３ｂとして構成されている。そして、この裏面３ｂを覆う構成で、アルミ膜等の導電層などからなるドレイン電極１１が形成されている。

Ｎ−型ドリフト層１５よりも表面３ａ側には、Ｐ型のボディ層（ベース層）１７が形成されている。このＰ型のボディ層１７は、第２導電型の第２半導体層の一例に相当し、Ｎ−型ドリフト層１５の上方において、少なくともトレンチ部１９に沿った位置に形成されており。Ｐ型のボディ層１７はチャネルとして機能する部分であり、本構成では、半導体基板３の内部において、トレンチ部１９によって仕切られた領域を埋めるように、各トレンチ間の全域にわたってＰ型のボディ層１７がそれぞれ形成されている。

更に、Ｐ型のボディ層１７よりも表面３ａ側には、Ｎ＋型ソース層２５とＰ＋型のコンタクト層１８とが設けられている。Ｐ＋型のコンタクト層１８は、第２導電型の第４半導体層の一例に相当し、Ｐ型のボディ層１７よりも不純物濃度が高い領域となっており、Ｐ型のボディ層１７上に隣接し、且つ、後述するソース電極２６と隣接して形成されている。このＰ＋型のコンタクト層１８は、後述する各セル部Ｃａのそれぞれの表層部において、各セル部Ｃａの周縁部をなすトレンチ部１９に囲まれて配置されており、それぞれのコンタクト層１８は、それぞれの周囲のトレンチ部１９からある程度離れた中心側に形成されている。このようなコンタクト層１８により、コンタクト抵抗が下げられている。

また、Ｐ＋型のコンタクト層１８の周縁部付近には、Ｎ＋型ソース層２５が形成されている。このＮ＋型ソース層２５は、第１導電型の第３半導体層の一例に相当する部分であり、半導体基板３の表面３ａ側において、Ｐ型のボディ層１７の上方且つトレンチ部１９の上端部に隣接した位置に形成されている。このＮ＋型ソース層２５は、後述する各セル部Ｃａのそれぞれの表層部側において、各セル部Ｃａの周縁部をなすトレンチ部１９に囲まれて配置されている。具体的には、各セル部Ｃａのそれぞれの表層部において、各セル部Ｃａの周縁部をなすトレンチ部１９の内側に隣接した構成で各Ｎ＋型ソース層２５がそれぞれ環状に配置されている。そして、このように各セル部Ｃａに環状に配置される各Ｎ＋型ソース層２５の下方側において内側（各セル部Ｃａの中心側）に隣接した形態でコンタクト層１８が設けられている。

また、半導体基板３には、表面３ａ側からボディ層１７を貫通する構成でトレンチ部１９が溝状に掘り下げられて形成されている。図５、図６のように、このトレンチ部１９は、縦方向（β方向）に延びる複数本の縦トレンチ１９ａと、横方向（α方向）に延びる複数本の横トレンチ１９ｂとを有している。縦トレンチ１９ａは、縦方向の溝として構成され、複数の位置で横トレンチ１９ｂと繋がっている。また、横トレンチ１９ｂは横方向の溝として構成され、複数の位置で縦トレンチ１９ａと繋がっている。そして、これら縦トレンチ１９ａと横トレンチ１９ｂとによって半導体基板３の表面３ａ側の表層部が複数の領域（平面視正方形状又は平面視長方形状の領域）に区切られている。なお、図５、図６では、トレンチ部１９の領域をクロスハッチングにて概略的に示している。

そして、図４、図５、図６のように、半導体基板３の内部は、トレンチ部１９によって複数のセル部Ｃａ（セル部Ｃａは素子領域の一例に相当）に区画されている。上述したように、半導体基板３には複数本の縦トレンチ１９ａと複数本の横トレンチ１９ｂとが形成されており、縦トレンチ１９ａと横トレンチ１９ｂとによって区切られた構成で平面視矩形状のセル部Ｃａが複数形成されている。具体的には、各縦トレンチ１９ａの領域Ｗの横方向（幅方向）中心位置を通る各線Ｌ１の位置が各セル部Ｃａの縦方向の境界となっており、各横トレンチ１９ｂの領域Ｈの縦方向（幅方向）中心位置を通る各線Ｌ２の位置が各セル部Ｃａの横方向の境界となっている。そして、半導体基板３において、このような境界Ｌ１、Ｌ２によって区切られる各領域（平面視矩形状の領域）が各セル部Ｃａとなっている。そして、各セル部Ｃａは、ＭＯＳＦＥＴのセルとして機能しており、いずれのセル部Ｃａも、ゲート電圧の印加によってドレイン電極１１とソース電極２６との間に電流を流すことができるようになっている。

そして、溝状に形成されたトレンチ部１９の内壁面全体に沿ってＳｉＯ_２等の酸化膜などからなるゲート絶縁膜２１が形成されている。さらに、トレンチ部１９内には、ゲート絶縁膜２１よりも内側にゲート電極２３が形成されている。また、ゲート電極２３の上方は、ゲート絶縁膜２１で覆われており、更に、ゲート電極２３上に配置されるゲート絶縁膜２１を覆う構成で、ＰＳＧ（Phosphorus-Silicate Glass）膜などの絶縁膜２４が形成されている。このように、トレンチ部１９内のゲート電極２３と半導体基板３との間（具体的には、Ｎ＋型ソース層２５、Ｐ型のボディ層１７、Ｎ−型ドリフト層１５のそれぞれと、ゲート電極２３との間）には、ゲート絶縁膜２１が介在して絶縁性が保たれ、ゲート電極２３とソース電極２６との間には、ゲート絶縁膜２１及び絶縁膜２４が介在して絶縁性が保たれている。

また、半導体基板３の表面３ａ側を覆う構成でソース電極２６が形成されている。このソース電極２６は、導電層の一例に相当する部分であり、Ｎ＋型ソース層２５及びコンタクト層１８のそれぞれと接触している。そして、ソース電極２６と、Ｎ＋型ソース層２５及びコンタクト層１８とが電気的に接続されている。なお、ソース電極２６において、半導体基板３の各々のセル部Ｃａに接続される部分（具体的には、各々のセル部ＣａのＮ＋型ソース層２５及びコンタクト層１８にそれぞれ接触する部分）がコンタクト部２６ｂとなっている。

なお、図２、図３等では図示を省略しているが、図１のように、半導体装置１の上面部には、ゲートパッド２３ａが設けられている。このゲートパッド２３ａは、半導体装置１内に設けられた図示しないゲート配線を介してゲート電極２３と導通している。

（２．接続部材及び直下領域の構成）
次に、接続部材及び直下領域について説明する。
図１等に示すように、半導体装置１には、接続部材としての銅クリップ３０が設けられている。この銅クリップ３０はソース電極２６の上方に配置され、ソース電極２６の上面部２６ａの一部と電気的に接続される導電性の接続部３０ａを備えている。そして、この接続部３０ａが、図示しない配線（例えば図略のリードフレーム等）と電気的に接続されている。このように、銅クリップ３０は、図示しない配線とソース電極２６とを導通させる役割を果たす。

銅クリップ３０の接続部３０ａは、当該銅クリップ３０の下面部の一部又は全部を構成しており、ソース電極２６の上面部２６ａに接合されて互いに導通した構成となっている。図１、図２、図７のように、銅クリップ３０においてソース電極２６と接続する部分（即ち、上面部２６ａに接合される接続部３０ａ）は、角部３１ａ，３１ｂ，３１ｃ，３１ｄを含んだ外形形状となっている。具体的には、接続部３０ａの外形は正方形状又は長方形状となっており、上面部２６ａと接続部３０ａとの接合面の外形も正方形状又は長方形状となっている。

直下領域ＡＲは、図７にて概念的に示すように、半導体基板３において接続部３０ａ（銅クリップ３０においてソース電極２６と接続される部分）の真下に位置する領域であり、図１のように平面視したときに接続部３０ａと重なる領域である。なお、図７では、直下領域ＡＲの外縁枠を太線にて概念的に示しており、このような太線枠に囲まれる直方体状の領域が直下領域ＡＲとなっている。

（３．各セル部の具体的構成）
次に、各セル部の具体的構成について詳述する。
図４、図５に示すように、半導体装置１は、半導体基板３において銅クリップ３０の接続部３０ａの直下にストライプ構造の高耐量部５が設けられている。なお、本明細書では、半導体基板において高耐量部が設けられた領域が「所定領域」に相当する。例えば、第１実施形態の構成では、高耐量部５が設けられた領域が「所定領域」に相当する。この高耐量部５は、半導体装置１を構成する複数のセル部Ｃａのうち、アバランシェ耐量が相対的に高められた所定の構造のセル部（高耐量セル部Ｃ１）が配列された構成となっている。一方、半導体基板３において接続部３０ａの直下から外れた位置且つ高耐量部５の外側の位置（半導体基板３を平面視したときの高耐量部５の外側の位置）には、低オン抵抗部６が設けられている。この低オン抵抗部６は、半導体装置１を構成する複数のセル部Ｃａのうち、高耐量セル部Ｃ１よりもチャネル密度が大きいセル部（低耐量セル部Ｃ２）が配列された構成となっており、オン抵抗が抑えられている。なお、本明細書では、半導体基板において、高耐量部よりも直下領域から遠ざかる側の部分が「外側部」に相当する。例えば、第１実施形態の構成では、半導体基板３において、接続部３０ａの直下に位置する直下領域ＡＲに高耐量部５が配置されており、このように高耐量部５が直下領域ＡＲに配置されている場合、「外側部」は、高耐量部５よりも直下領域ＡＲから遠ざかる側（具体的には、高耐量部５よりも直下領域ＡＲの中心部から離れる側）に配置されていればよく、図５のように、一部が直下領域ＡＲの周縁部に隣接していてもよい。そして、この「外側部」が、低オン抵抗部６によって構成されている。

本構成では、図５のように、直下領域ＡＲの内部全体が所定構造の高耐量セル部Ｃ１によって構成されて高耐量部５として機能している。一方、直下領域ＡＲの外側には、直下領域ＡＲを取り囲むように低耐量セル部Ｃ２によって構成された低オン抵抗部６が設けられている。

図５のように、高耐量部５を構成する高耐量セル部Ｃ１は、低オン抵抗部６を構成する低耐量セル部Ｃ２よりも領域が広くなっている。図５の例では、各高耐量セル部Ｃ１はいずれも、直下領域ＡＲの横方向一端部から他端部まで及ぶように横方向に延びる長手状の構成となっている。そして、このような長手状の高耐量セル部Ｃ１が直下領域に並列に配置されている。この構成では、各高耐量セル部Ｃ１が延びる方向が横方向となっており、複数の高耐量セル部Ｃ１が並ぶ方向が縦方向となっている。高耐量セル部Ｃ１の長さは、低耐量セル部Ｃ２の長さの数倍程度となっている。また、高耐量セル部Ｃ１の幅は、低耐量セル部Ｃ２の幅と同程度となっている。なお、ここでは、半導体基板３を平面視したときの各セル部Ｃａの長手方向をセル部の長さ方向とし、各セル部Ｃａの短手方向をセル部の幅方向とする。

各高耐量セル部Ｃ１においてコンタクト部２６ｂに接続される半導体領域の密度は、各低耐量セル部Ｃ２においてコンタクト部２６ｂに接続される半導体領域の密度よりも大きくなっている。即ち、高耐量部５では、高耐量部５全体に占めるコンタクト領域（高耐量部５においてコンタクト部２６ｂに接続される半導体基板３の接続領域）の割合が、低オン抵抗部６全体に占めるコンタクト領域（低オン抵抗部６においてコンタクト部２６ｂに接続される半導体基板３の接続領域）の割合よりも大きくなっている。

ここで面積率について説明する。複数のセル部Ｃａのうちの高耐量部５を構成する高耐量セル部Ｃ１において、半導体基板３の厚さ方向に平面視したときの当該高耐量セル部Ｃ１の全体面積Ｘ１（即ち、高耐量セル部Ｃ１を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該高耐量セル部Ｃ１においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ１の割合を第１面積率Ｙ１／Ｘ１とする。そして、複数のセル部Ｃａのうちの低オン抵抗部６を構成する低耐量セル部Ｃ２において、半導体基板３の厚さ方向に平面視したときの当該低耐量セル部Ｃ２の全体面積Ｘ２（即ち、低耐量セル部Ｃ２を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該低耐量セル部Ｃ２においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ２の割合を第２面積率Ｙ２／Ｘ２とする。このように定義した場合、本構成の半導体装置１では、第２面積率Ｙ２／Ｘ２よりも第１面積率Ｙ１／Ｘ１のほうが大きくなっている。つまり、高耐量セル部Ｃ１は、単位面積当たりのコンタクト面積（コンタクト層１８がソース電極２６に接触する接触面積）が、低耐量セル部Ｃ２での単位面積当たりのコンタクト面積（コンタクト層１８がソース電極２６に接触する接触面積）よりも大きくなっているため、低耐量セル部Ｃ２よりもアバランシェ耐量を高めやすい構造となる。

逆に言えば、低オン抵抗部６の低耐量セル部Ｃ２は、高耐量部５の高耐量セル部Ｃ１よりもアバランシェ耐量が相対的に低くなる。しかしながら、低オン抵抗部６の低耐量セル部Ｃ２は、高耐量セル部Ｃ１よりもピッチが狭く、高耐量セル部Ｃ１よりも微細化されており、高耐量セル部Ｃ１よりもチャネル密度（セル全体に占めるチャネル領域の割合）が大きくなっているため、高耐量セル部Ｃ１よりもオン抵抗を抑えやすい構造となる。より具体的には、高耐量部５内のトレンチ部１９の密度よりも、低オン抵抗部６内のトレンチ部１９の密度のほうが大きく、トレンチ部１９に沿って形成されるチャネル領域（ボディ層１７においてトレンチ部１９に隣接する部分）の密度も低オン抵抗部６のほうが大きくなるため、低オン抵抗部６のほうが単位面積当たりのチャネル抵抗を下げることができ、オン抵抗を抑えやすくなる。

このように、本構成では、半導体基板３において、銅クリップ３０の接続部３０ａの直下に位置する直下領域ＡＲの内部位置に、セル部が所定の構造である高耐量部５が設けられている。
誘導性負荷でのオフ動作時又はその直後にサージ電圧が生じ、そのサージ電圧が半導体装置１に印加された場合、特に銅クリップ３０の接続部３０ａの直下領域付近にサージ電流が集中することが懸念される。これに対し、本構成では、電流が集中しやすい接続部３０ａの直下領域付近に、アバランシェ耐量が相対的に高められた高耐量部５が設けられるため、誘導性負荷でのオフ動作の際にサージ電圧が生じたとしても、懸念される直下領域付近でブレークダウンが生じにくくなる。
更に本構成では、接続部３０ａの直下領域ＡＲの外側且つ高耐量部５の外側の位置に、高耐量部５よりもチャネル密度の大きいセル部（低耐量セル部Ｃ２）が配列されてなる低オン抵抗部６が設けられ、高耐量部５との作り分けがなされている。このため、全て高耐量部５と同一のセル構造にする場合と比べて、オン抵抗を確実に低減することができる。また、低オン抵抗部６は、電流集中が相対的に緩和され易い領域（接続部３０ａの直下領域ＡＲの外側且つ高耐量部５の外側の位置）に設けられているため、このようにオン抵抗を低減し得る領域を設けたとしても、この領域（低オン抵抗部６）ではブレークダウンは生じ難くなる。

なお、図５等の構成では、接続部３０ａの直下に位置する直下領域ＡＲの内部位置に高耐量部５が設けられた構成を例示したが、この例に限られない。例えば、直下領域ＡＲの外側であっても、直下領域ＡＲ寄りの位置（即ち、直下領域ＡＲの周縁部付近）であれば電流集中が懸念されるため直下領域ＡＲの外側において直下領域ＡＲ寄りの位置（例えば、直下領域ＡＲの周縁部に隣接する位置）に高耐量部５を設けても同様の効果が得られる。この場合、「外側部」に相当する低オン抵抗部６は、直下領域ＡＲの周縁部に隣接して配置される高耐量部５よりも直下領域ＡＲから遠ざかる側に配置すればよい。

また、「外側部」に相当する低オン抵抗部６は、少なくとも直下領域ＡＲの外側において高耐量部５よりも直下領域ＡＲから遠ざかる側に配置されていればよく、低オン抵抗部６と同等の構成のセル部が直下領域ＡＲ内に部分的に配置されていてもよい。

また、本構成では、同一半導体基板内において電流集中が特に懸念される領域とその外部の領域とでセル部を作り分け、コンタクト領域の面積率を変えるという簡易且つ製造し易い構成により、電流集中が懸念される領域のアバランシェ耐量を効果的に高め、且つセル全体のオン抵抗の上昇を抑えることができる。

また、本構成では、銅クリップ３０においてソース電極２６と接続する接続部３０ａは、角部３１ａ，３１ｂ，３１ｃ，３１ｄを含んだ外形形状となっており、半導体基板３における角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置付近に高耐量部５が設けられている。直下領域ＡＲの中でも、角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置付近には特に電流が集中しやすいため、少なくとも角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置付近の耐量を高めれば、素子全体の耐量を効果的に高めることができる。なお、角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置は、半導体基板３において、角部３１ａ，３１ｂ，３１ｃ，３１ｄの頂点の角位置を通る厚さ方向（γ方向）の直線上の位置である。図５、図６の例では、半導体基板３の上面部において角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下となる位置を符号Ｂ１，Ｂ２，Ｂ３，Ｂ４で概念的に示している。

なお、上述した構成では、図５のように、半導体基板３における角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置及び直下位置に隣接する内側位置に高耐量部５が設けられた例を示したが、この例に限られない。例えば、角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置に隣接する外側位置であっても、直下位置付近であれば電流集中が懸念されるため、直下位置に隣接する外側位置に高耐量部５を設けても同様の効果が得られる。

また、本構成では、半導体基板３の直下領域ＡＲを構成する全部のセル部Ｃａが、高耐量部５を構成している。このように、電流が集中しやすい直下領域ＡＲの全体を高耐量部５とすることで、装置全体のアバランシェ耐量をより一層効果的に高めることができる。

また、高耐量部５を構成する高耐量セル部Ｃ１は、低耐量セル部Ｃ２と比べて製造工程で用いるトレンチゲートのマスク開口率を小さくすることができ、高耐量セル部Ｃ１に隣接するトレンチ部１９の方が、高耐量セル部Ｃ１に隣接せずに低耐量セル部Ｃ２のみに隣接するトレンチ部１９よりも深くなるように構成できる。このように高耐量セル部Ｃ１に隣接するトレンチ部１９を隣接しないトレンチ部１９よりも深くすることで高耐量セル部Ｃ１のオン抵抗の上昇を抑えることができる。

［第２実施形態］
次に、第２実施形態に係る半導体装置２０１について、図８、図９を用いて説明する。第２実施形態の半導体装置２０１は、各セル部の配列及びセル部の具体的な構成が第１実施形態の半導体装置１と主に異なる。なお、半導体装置２０１は、第１実施形態で上述した（１．半導体装置の基本構造）の特徴、及び（２．接続部材及び直下領域の構成）の特徴を全て含んでいる。例えば、各セル部Ｃａの基本構成は、（１．半導体装置の基本構造）で説明した通りである。従って、（１．半導体装置の基本構造）及び（２．接続部材及び直下領域の構成）に関する説明は省略する。また、図８、図９では、第１実施形態の半導体装置１と実質的に同一の機能の部分には、同一符号を付し、その説明を省略する。また、図１〜図３、図７の構成については第１実施形態と同一であるため、適宜これらの図を参照することとする。

また、図８、図９の例でも、半導体基板３の厚さ方向をγ方向とし、図９ではこのγ方向を矢印で示している。また、半導体基板３の厚さ方向と直交する所定方向を横方向としており、この横方向をα方向とし、図８、図９では、このα方向を矢印で示している。また、上記厚さ方向及び横方向と直交する方向を縦方向としており、この縦方向をβ方向とし、図８ではこのβ方向を矢印で示している。図９は、図８のＢ２−Ｂ２位置での切断面を概略的に示した断面図であり、この切断面は、α方向（横方向）及びγ方向（厚さ方向）と平行な切断面となっている。また、図８は、図９のＢ１−Ｂ１位置での切断面を概略的に示した断面図となっており、この切断面は、α方向（横方向）及びβ方向（縦方向）と平行な切断面となっている。

本構成の半導体装置２０１は、半導体基板３において銅クリップ３０の接続部３０ａの直下に位置する直下領域ＡＲの一部（周縁部）に高耐量部５が設けられている。この高耐量部５は、半導体装置２０１を構成する複数のセル部Ｃａのうち、アバランシェ耐量が相対的に高められた所定の構造のセル部Ｃａ（高耐量セル部Ｃ１）が配列された構成となっている。一方、半導体基板３において接続部３０ａの直下に位置する直下領域ＡＲから外れた位置且つ高耐量部５の外側の位置には、低オン抵抗部６が設けられている。この低オン抵抗部６は、半導体装置２０１を構成する複数のセル部Ｃａのうち、高耐量セル部Ｃ１よりもアバランシェ耐量が低く且つチャネル密度が大きいセル部（低耐量セル部Ｃ２）が配列された構成となっており、オン抵抗が抑えられている。

本構成では、図８のように、半導体基板３の直下領域ＡＲの周縁全周に沿うように、アバランシェ耐量が相対的に高められる所定構造のセル部（高耐量セル部Ｃ１）が配列された構成で高耐量部５が設けられている。なお、図８では、直下領域ＡＲの周縁部が二点鎖線による矩形図形として示されており、この二点鎖線の位置が直下領域ＡＲの周縁位置（外縁位置）となっている。そして、このような周縁位置に沿うように、直下領域ＡＲ内に環状に高耐量部５が構成されている。

一方、直下領域ＡＲの外側において、高耐量部５の外側（半導体基板３を平面視したときの直下領域ＡＲの外側）には直下領域ＡＲを取り囲むように低耐量セル部Ｃ２によって構成された低オン抵抗部６が設けられている。なお、低耐量セル部Ｃ２の構成は、第１実施形態の半導体装置１の低耐量セル部Ｃ２の構成と同一とすることができる。

また、図８のように、半導体基板３において高耐量部５よりも直下領域ＡＲの中心側（半導体基板３を平面視したときの直下領域ＡＲの中心側）には、高耐量部５を構成する高耐量セル部Ｃ１よりもチャネル密度が大きい構造のセル部（オン抵抗抑制セル部Ｃ３）が配列された内部側抑制部７が設けられている。図８の例では、内部側抑制部７を構成するオン抵抗抑制セル部Ｃ３は、低耐量セル部Ｃ２と同一の構成となっており、セル単位でのオン抵抗及びアバランシェ耐量が低耐量セル部Ｃ２と同程度となっている。

この例でも、高耐量部５を構成する高耐量セル部Ｃ１は、低オン抵抗部６を構成する低耐量セル部Ｃ２よりも領域が広くなっている。具体的には、高耐量セル部Ｃ１は、第１種類のセル部Ｃ１１及び第２種類のセル部Ｃ１２のいずれかによって構成されている。第１種類のセル部Ｃ１１はいずれも、直下領域ＡＲの横方向一端部から他端部まで及ぶように横方向に延びる長手状の構成となっている。第２種類のセル部Ｃ１２は、平面視したときの長さが第１種類のセル部Ｃ１１よりも短い長さとなっているが、オン抵抗抑制セル部Ｃ３や低耐量セル部Ｃ２よりも長くなっている。なお、ここでも、半導体基板３を平面視したときの各セル部Ｃａの長手方向をセル部の長さ方向とし、各セル部Ｃａの短手方向をセル部の幅方向とする。

そして、第１種類のセル部Ｃ１１及び第２種類のセル部Ｃ１２のいずれも、コンタクト部２６ｂに接続される半導体領域の密度は、各低耐量セル部Ｃ２においてコンタクト部２６ｂに接続される半導体領域の密度よりも大きくなっており、各オン抵抗抑制セル部Ｃ３においてコンタクト部２６ｂに接続される半導体領域の密度よりも大きくなっている。即ち、高耐量部５では、高耐量部５（第１種類のセル部Ｃ１１及び第２種類のセル部Ｃ１２が配列された領域）全体に占めるコンタクト領域（高耐量部５においてコンタクト部２６ｂに接続される半導体基板３の接続領域）の割合が、低オン抵抗部６（低耐量セル部Ｃ２が配列された領域）全体に占めるコンタクト領域（低オン抵抗部６において、コンタクト部２６ｂに接続される半導体基板３の接続領域）の割合よりも大きくなっており、更に、内部側抑制部７（オン抵抗抑制セル部Ｃ３が配列された領域）全体に占めるコンタクト領域（内部側抑制部７において、コンタクト部２６ｂに接続される半導体基板３の接続領域）の割合よりも大きくなっている。

ここで面積率について説明する。高耐量部５を構成するいずれの高耐量セル部Ｃ１においても、半導体基板３の厚さ方向に平面視したときの当該高耐量セル部Ｃ１の全体面積Ｘ１（即ち、高耐量セル部Ｃ１を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該高耐量セル部Ｃ１においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ１の割合を第１面積率Ｙ１／Ｘ１とする。そして、複数のセル部Ｃａのうちの低オン抵抗部６を構成するいずれの低耐量セル部Ｃ２においても、半導体基板３の厚さ方向に平面視したときの当該低耐量セル部Ｃ２の全体面積Ｘ２（即ち、低耐量セル部Ｃ２を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該低耐量セル部Ｃ２においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ２の割合を第２面積率Ｙ２／Ｘ２とする。更に、複数のセル部Ｃａのうちの内部側抑制部７を構成するいずれのオン抵抗抑制セル部Ｃ３においても、半導体基板３の厚さ方向に平面視したときの当該オン抵抗抑制セル部Ｃ３の全体面積Ｘ３（即ち、オン抵抗抑制セル部Ｃ３を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該オン抵抗抑制セル部Ｃ３においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ３の割合を第３面積率Ｙ３／Ｘ３とする。このように定義した場合、本構成の半導体装置２０１では、いずれの高耐量セル部Ｃ１と、いずれの低耐量セル部Ｃ２との関係でも、第２面積率Ｙ２／Ｘ２よりも第１面積率Ｙ１／Ｘ１のほうが大きくなっている。また、いずれの高耐量セル部Ｃ１と、いずれのオン抵抗抑制セル部Ｃ３との関係でも、第３面積率Ｙ３／Ｘ３よりも第１面積率Ｙ１／Ｘ１のほうが大きくなっている。つまり、第１種類のセル部Ｃ１１及び第２種類のセル部Ｃ１２のいずれも、単位面積当たりのコンタクト面積（コンタクト層１８がソース電極２６に接触する接触面積）が、いずれの低耐量セル部Ｃ２での単位面積当たりのコンタクト面積（コンタクト層１８がソース電極２６に接触する接触面積）よりも大きく、いずれのオン抵抗抑制セル部Ｃ３での単位面積当たりのコンタクト面積（コンタクト層１８がソース電極２６に接触する接触面積）よりも大きくなっているため、低耐量セル部Ｃ２及びオン抵抗抑制セル部Ｃ３よりもアバランシェ耐量を高めやすい構造となる。

逆に言えば、低耐量セル部Ｃ２やオン抵抗抑制セル部Ｃ３は、第１種類のセル部Ｃ１１及び第２種類のセル部Ｃ１２のいずれよりもアバランシェ耐量が相対的に低い構造となる。しかしながら、低耐量セル部Ｃ２やオン抵抗抑制セル部Ｃ３は、第１種類のセル部Ｃ１１及び第２種類のセル部Ｃ１２のいずれよりもピッチが狭く、高耐量セル部Ｃ１よりも微細化されており、いずれも、高耐量セル部Ｃ１よりもチャネル密度（セル全体に占めるチャネル領域の割合）が大きくなっているため、高耐量セル部Ｃ１よりもオン抵抗を抑えやすい構造となる。より具体的には、高耐量部５内のトレンチ部１９の密度よりも、低オン抵抗部６内のトレンチ部１９の密度や、内部側抑制部７内のトレンチ部１９の密度のほうが大きく、トレンチ部１９に沿って形成されるチャネル領域（ボディ層１７においてトレンチ部１９に隣接する部分）の密度も低オン抵抗部６や内部側抑制部７のほうが大きくなるため、低オン抵抗部６や内部側抑制部７のほうが単位面積当たりのチャネル抵抗を下げることができ、オン抵抗を抑えやすくなる。

本構成でも、第１実施形態と同様の効果が得られる。
更に、本構成では、半導体基板３の直下領域ＡＲの周縁全周に沿うように、アバランシェ耐量が相対的に高められる所定構造のセル部（高耐量セル部Ｃ１）が配列された高耐量部５が設けられている。そして、半導体基板３において高耐量部５よりも直下領域ＡＲの中心側には、高耐量部５を構成する高耐量セル部Ｃ１よりもアバランシェ耐量が低く且つチャネル密度が大きい構造のセル部（オン抵抗抑制セル部Ｃ３）が配列された内部側抑制部７が設けられている。この構成では、直下領域ＡＲの中でも特に電流が集中しやすいに周縁部に選択的に高耐量部５を設けることができるため、素子全体の耐量を効率的に高めることができる。一方、高耐量部５の外側だけでなく、直下領域ＡＲの中心側にもオン抵抗を低減し得るセル部（オン抵抗抑制セル部Ｃ３）を配列することができるため、素子全体のオン抵抗をより一層低減しやすくなる。

なお、図８の例では、半導体基板３において高耐量部５の一部が直下領域ＡＲの外側にはみ出ているが、高耐量部５が全て直下領域ＡＲ内に収まっていてもよい。或いは、高耐量部５が直下領域ＡＲの外側において、直下領域ＡＲの周縁部に沿って配置されていてもよい。

［第３実施形態］
次に、第３実施形態に係る半導体装置３０１について、図１０、図１１を用いて説明する。第３実施形態の半導体装置３０１は、各セル部の配列及びセル部の具体的な構成が第１実施形態の半導体装置１と主に異なる。なお、半導体装置３０１は、第１実施形態で上述した（１．半導体装置の基本構造）の特徴、及び（２．接続部材及び直下領域の構成）の特徴を全て含んでいる。例えば、各セル部Ｃａの基本構成は、（１．半導体装置の基本構造）で説明した通りである。従って、（１．半導体装置の基本構造）及び（２．接続部材及び直下領域の構成）に関する説明は省略する。また、図１０、図１１では、第１実施形態の半導体装置１と実質的に同一の機能の部分には、同一符号を付し、その説明を省略する。また、図１〜図３、図７の構成については第１実施形態と同一であるため、適宜これらの図を参照することとする。

なお、図１１は、図１０のＣ２−Ｃ２位置での切断面を概略的に示した断面図であり、この切断面は、α方向（横方向）及びγ方向（厚さ方向）と平行な切断面となっている。また、図１０は、図１１のＣ１−Ｃ１位置での切断面を概略的に示した断面図となっており、この切断面は、α方向（横方向）及びβ方向（縦方向）と平行な切断面となっている。

本構成の半導体装置３０１は、半導体基板３において銅クリップ３０の接続部３０ａの直下に位置する直下領域ＡＲに、メッシュ構造の高耐量部５が設けられている。この高耐量部５は、半導体装置３０１を構成する複数のセル部Ｃａのうち、アバランシェ耐量が相対的に高められた所定の構造のセル部（高耐量セル部Ｃ１）が配列された構成となっている。一方、半導体基板３において接続部３０ａの直下に位置する直下領域ＡＲから外れた位置且つ高耐量部５の外側の位置には、低オン抵抗部６が設けられている。この低オン抵抗部６は、半導体装置３０１を構成する複数のセル部Ｃａのうち、高耐量セル部Ｃ１よりもチャネル密度が大きいセル部（低耐量セル部Ｃ２）が配列された構成となっており、オン抵抗が抑えられている。この構成では、半導体基板３の直下領域ＡＲを構成する全部のセル部Ｃａが、高耐量部５を構成している。また、高耐量部５を構成する高耐量セル部Ｃ１は、複数種類のセル部Ｃａによって構成されており、直下領域ＡＲの中央部付近には、チャネル密度が相対的に大きい種類のセル部Ｃ１３が配置されている。中央付近のセル部Ｃ１３は、その周囲に配置される他種の高耐量セル部Ｃ１よりもコンタクト領域の面積率が小さく且つチャネル密度が大きくなっており、直下領域ＡＲの周囲において高耐量部５の周囲に配置される低耐量セル部Ｃ２よりはチャネル密度が小さくコンタクト領域の面積率が大きくなっている。この構成では、直下領域ＡＲの中央付近においてオン抵抗をある程度低減しつつ耐量を高めることができる。

［第４実施形態］
次に、第４実施形態に係る半導体装置４０１について、図１２、図１３を用いて説明する。第４実施形態の半導体装置４０１は、各セル部の配列及びセル部の具体的な構成が第１実施形態の半導体装置１と主に異なる。なお、半導体装置４０１は、第１実施形態で上述した（１．半導体装置の基本構造）の特徴、及び（２．接続部材及び直下領域の構成）の特徴を全て含んでいる。例えば、各セル部Ｃａの基本構成は、（１．半導体装置の基本構造）で説明した通りである。従って、（１．半導体装置の基本構造）及び（２．接続部材及び直下領域の構成）に関する説明は省略する。また、図１２、図１３では、第１実施形態の半導体装置１と実質的に同一の機能の部分には、同一符号を付し、その説明を省略する。また、図１〜図３、図７の構成については第１実施形態と同一であるため、適宜これらの図を参照することとする。

なお、図１３は、図１２のＤ２−Ｄ２位置での切断面を概略的に示した断面図であり、この切断面は、β方向（縦方向）及びγ方向（厚さ方向）と平行な切断面となっている。また、図１２は、図１３のＤ１−Ｄ１位置での切断面を概略的に示した断面図となっており、この切断面は、α方向（横方向）及びβ方向（縦方向）と平行な切断面となっている。

本構成の半導体装置４０１は、半導体基板３において銅クリップ３０の接続部３０ａの直下に位置する直下領域ＡＲに、メッシュ構造且つ環状の高耐量部５が設けられている。この高耐量部５は、半導体装置４０１を構成する複数のセル部Ｃａのうち、アバランシェ耐量が相対的に高められた所定の構造のセル部（高耐量セル部Ｃ１）が配列された構成となっている。この構成では、直下領域ＡＲの周縁部に沿って同一構造の高耐量セル部Ｃ１が環状に配置されている。そして、環状に構成される高耐量部５の内側には、第２実施形態の同様のオン抵抗抑制セル部Ｃ３が配列されてなる内部側抑制部７が設けられている。この内部側抑制部７は、高耐量セル部Ｃ１よりもチャネル密度が大きく且つコンタクト領域の面積率が小さいオン抵抗抑制セル部Ｃ３が配列された構成となっており、オン抵抗が抑えられている。

一方、半導体基板３において接続部３０ａの直下に位置する直下領域ＡＲから外れた位置且つ高耐量部５の外側の位置には、第２実施形態と同様の低耐量セル部Ｃ２が配列されてなる低オン抵抗部６が設けられている。この低オン抵抗部６は、半導体装置４０１を構成する複数のセル部Ｃａのうち、高耐量セル部Ｃ１よりもチャネル密度が大きく且つコンタクト領域の面積率が小さい低耐量セル部Ｃ２が配列された構成となっており、オン抵抗が抑えられている。

［第５実施形態］
次に、第５実施形態に係る半導体装置５０１について、図１４、図１５を用いて説明する。第５実施形態の半導体装置５０１は、各セル部の配列及びセル部の具体的な構成が第１実施形態の半導体装置１と主に異なる。なお、半導体装置５０１は、第１実施形態で上述した（１．半導体装置の基本構造）の特徴、及び（２．接続部材及び直下領域の構成）の特徴を全て含んでいる。例えば、各セル部Ｃａの基本構成は、（１．半導体装置の基本構造）で説明した通りである。従って、（１．半導体装置の基本構造）及び（２．接続部材及び直下領域の構成）に関する説明は省略する。また、図１４、図１５では、第１実施形態の半導体装置１と実質的に同一の機能の部分には、同一符号を付し、その説明を省略する。また、図１〜図３、図７の構成については第１実施形態と同一であるため、適宜これらの図を参照することとする。

また、図１４、図１５の例でも、半導体基板３の厚さ方向をγ方向とし、図１５ではこのγ方向を矢印で示している。また、半導体基板３の厚さ方向と直交する所定方向を横方向としており、この横方向をα方向とし、図１４では、このα方向を矢印で示している。また、上記厚さ方向及び横方向と直交する方向を縦方向としており、この縦方向をβ方向とし、図１４、図１５ではこのβ方向を矢印で示している。図１５は、図１４のＥ２−Ｅ２位置での切断面を概略的に示した断面図であり、この切断面は、β方向（縦方向）及びγ方向（厚さ方向）と平行な切断面となっている。また、図１４は、図１５のＥ１−Ｅ１位置での切断面を概略的に示した断面図となっており、この切断面は、α方向（横方向）及びβ方向（縦方向）と平行な切断面となっている。

本構成の半導体装置５０１でも、半導体基板３において銅クリップ３０の接続部３０ａの直下に位置する直下領域ＡＲの一部（周縁部）に高耐量部５が設けられている。この高耐量部５は、半導体装置５０１を構成する複数のセル部Ｃａのうち、アバランシェ耐量が相対的に高められた所定の構造のセル部Ｃａ（高耐量セル部Ｃ１）が配列された構成となっている。一方、半導体基板３において接続部３０ａの直下に位置する直下領域ＡＲから外れた位置且つ高耐量部５の外側の位置には、低オン抵抗部６が設けられている。この低オン抵抗部６は、半導体装置５０１を構成する複数のセル部Ｃａのうち、高耐量セル部Ｃ１よりもチャネル密度が大きいセル部（低耐量セル部Ｃ２）が配列された構成となっており、オン抵抗が抑えられている。

本構成でも、第１実施形態と同様、図１〜図３、図７のように、銅クリップ３０の接続部３０ａは、角部３１ａ，３１ｂ，３１ｃ，３１ｄ）を含んだ外形形状となっている。図１４では、直下領域ＡＲの周縁部を二点鎖線による矩形図形として示しており、この二点鎖線の位置が直下領域ＡＲの周縁位置（外縁位置）となっている。そして、本構成では、半導体基板３における角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置（図１４における符号Ｂ１，Ｂ２，Ｂ３，Ｂ４の位置）及び直下位置に隣接する位置に選択的に高耐量部５が設けられている（図１４の領域ＣＲ付近を参照）。直下領域ＡＲの中でも、角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置付近には特に電流が集中しやすいため、角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置付近に選択的に高耐量部５を配置して耐量を高めれば、素子全体の耐量を効率的に高めることができる。なお、角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置は、半導体基板３において、角部３１ａ，３１ｂ，３１ｃ，３１ｄの頂点の角位置を通る厚さ方向（γ方向）の直線上の位置である。図１４の例では、角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下となる位置を符号Ｂ１，Ｂ２，Ｂ３，Ｂ４で概念的に示しており、このような各直下位置寄りに選択的に高耐量部５が設けられている。また、図１４のように、直下領域ＡＲの周縁部において、角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置から離れた位置に、高耐量部５よりもアバランシェ耐量が低く且つチャネル密度が大きい構造のセル部（オン抵抗抑制セル部Ｃ４）が配置された周縁部側抑制部８が設けられている。図１４、図１５の例では、周縁部側抑制部８を構成するオン抵抗抑制セル部Ｃ４は、低耐量セル部Ｃ２と同一の構成となっており、セル単位でのオン抵抗及びアバランシェ耐量が低耐量セル部Ｃ２と同程度となっている。

また、図１４のように、半導体基板３において高耐量部５よりも直下領域ＡＲの中心側（半導体基板３を平面視したときの直下領域ＡＲの中心側）には、高耐量部５を構成する高耐量セル部Ｃ１よりもアバランシェ耐量が低く且つチャネル密度が大きい構造のセル部（オン抵抗抑制セル部Ｃ３）が配列された内部側抑制部７が設けられている。図１４の例では、内部側抑制部７を構成するオン抵抗抑制セル部Ｃ３は、低耐量セル部Ｃ２と同一の構成となっており、セル単位でのオン抵抗及びアバランシェ耐量が低耐量セル部Ｃ２と同程度となっている。

そして、直下領域ＡＲの外側において、高耐量部５の外側（半導体基板３を平面視したときの直下領域ＡＲの外側）には直下領域ＡＲを取り囲むように低耐量セル部Ｃ２によって構成された低オン抵抗部６が設けられている。なお、低耐量セル部Ｃ２の構成は、第１実施形態における半導体装置１の低耐量セル部Ｃ２の構成と同一とすることができ、高耐量部５を構成する高耐量セル部Ｃ１よりもアバランシェ耐量が低く且つチャネル密度が大きい構造となっている。

ここで面積率について説明する。高耐量部５を構成するいずれの高耐量セル部Ｃ１においても、半導体基板３の厚さ方向に平面視したときの当該高耐量セル部Ｃ１の全体面積Ｘ１（即ち、高耐量セル部Ｃ１を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該高耐量セル部Ｃ１においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ１の割合を第１面積率Ｙ１／Ｘ１とする。そして、複数のセル部Ｃａのうちの低オン抵抗部６を構成するいずれの低耐量セル部Ｃ２においても、半導体基板３の厚さ方向に平面視したときの当該低耐量セル部Ｃ２の全体面積Ｘ２（即ち、低耐量セル部Ｃ２を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該低耐量セル部Ｃ２においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ２の割合を第２面積率Ｙ２／Ｘ２とする。更に、複数のセル部Ｃａのうちの内部側抑制部７を構成するいずれのオン抵抗抑制セル部Ｃ３においても、半導体基板３の厚さ方向に平面視したときの当該オン抵抗抑制セル部Ｃ３の全体面積Ｘ３（即ち、オン抵抗抑制セル部Ｃ３を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該オン抵抗抑制セル部Ｃ３においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ３の割合を第３面積率Ｙ３／Ｘ３とする。そして、複数のセル部Ｃａのうちの周縁部側抑制部８を構成するいずれのオン抵抗抑制セル部Ｃ４においても、半導体基板３の厚さ方向に平面視したときの当該オン抵抗抑制セル部Ｃ４の全体面積Ｘ４（即ち、オン抵抗抑制セル部Ｃ４を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該オン抵抗抑制セル部Ｃ４においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ４の割合を第４面積率Ｙ４／Ｘ４とする。
このように定義した場合、本構成の半導体装置５０１では、いずれの高耐量セル部Ｃ１と、いずれの低耐量セル部Ｃ２との関係でも、第２面積率Ｙ２／Ｘ２よりも第１面積率Ｙ１／Ｘ１のほうが大きくなっている。また、いずれの高耐量セル部Ｃ１と、いずれのオン抵抗抑制セル部Ｃ３との関係でも、第３面積率Ｙ３／Ｘ３よりも第１面積率Ｙ１／Ｘ１のほうが大きくなっている。また、いずれの高耐量セル部Ｃ１と、いずれのオン抵抗抑制セル部Ｃ４との関係でも、第４面積率Ｙ４／Ｘ４よりも第１面積率Ｙ１／Ｘ１のほうが大きくなっている。

このように、高耐量セル部Ｃ１のいずれも、単位面積当たりのコンタクト面積（コンタクト層１８がソース電極２６に接触する接触面積）が、いずれの低耐量セル部Ｃ２での単位面積当たりのコンタクト面積よりも大きく、いずれのオン抵抗抑制セル部Ｃ３での単位面積当たりのコンタクト面積よりも大きく、いずれのオン抵抗抑制セル部Ｃ４での単位面積当たりのコンタクト面積よりも大きくなっているため、低耐量セル部Ｃ２、オン抵抗抑制セル部Ｃ３、オン抵抗抑制セル部Ｃ４よりもアバランシェ耐量を高めやすい構造となる。一方、低耐量セル部Ｃ２、オン抵抗抑制セル部Ｃ３、オン抵抗抑制セル部Ｃ４は、高耐量セル部Ｃ１よりもピッチが狭く、微細化されており、いずれも、高耐量セル部Ｃ１よりもチャネル密度（セル全体に占めるチャネル領域の割合）が大きくなっているため、高耐量セル部Ｃ１よりもオン抵抗を抑えやすい構造となる。

本構成でも、第１実施形態と同様の効果が得られる。
更に、本構成では、直下領域ＡＲの周縁全周ではなく、角部付近に選択的に高耐量部５が設けられており、直下領域ＡＲの周縁部において直下位置から離れた位置に、高耐量部５よりもチャネル密度が大きいセル部（オン抵抗抑制セル部Ｃ４）が配置された周縁部側抑制部８が設けられている。この構成では、直下領域ＡＲの周縁部の中でも特に電流が集中しやすいに角部直下位置に選択的に高耐量部５を設けることができるため、素子全体の耐量を効率的に高めることができる。一方、高耐量部５の外側や直下領域ＡＲの中心側だけでなく、周縁部の一部にもオン抵抗を低減し得るセル部（オン抵抗抑制セル部Ｃ４）を配列することができるため、素子全体のオン抵抗をより一層低減しやすくなる。

［第６実施形態］
次に、第６実施形態に係る半導体装置６０１について、図１６〜図１８を用いて説明する。第６実施形態の半導体装置６０１は、各セル部の配列及びセル部の具体的な構成が第１実施形態の半導体装置１と主に異なる。なお、半導体装置６０１は、第１実施形態で上述した（１．半導体装置の基本構造）の特徴、及び（２．接続部材及び直下領域の構成）の特徴を全て含んでいる。例えば、各セル部Ｃａの基本構成は、（１．半導体装置の基本構造）で説明した通りである。従って、（１．半導体装置の基本構造）及び（２．接続部材及び直下領域の構成）に関する説明は省略する。また、図１６〜図１８では、第１実施形態の半導体装置１と実質的に同一の機能の部分には、同一符号を付し、その説明を省略する。また、図１〜図３、図７の構成については第１実施形態と同一であるため、適宜これらの図を参照することとする。

図１６〜図１８の例でも、半導体基板３の厚さ方向をγ方向とし、図１８ではこのγ方向を矢印で示している。また、半導体基板３の厚さ方向と直交する所定方向を横方向としており、この横方向をα方向とし、図１６、図１７では、このα方向を矢印で示している。また、上記厚さ方向及び横方向と直交する方向を縦方向としており、この縦方向をβ方向とし、図１６〜図１８ではこのβ方向を矢印で示している。図１８は、図１７のＦ２−Ｆ２位置での切断面を概略的に示した断面図であり、この切断面は、β方向（縦方向）及びγ方向（厚さ方向）と平行な切断面となっている。また、図１６は、図１８のＦ１−Ｆ１位置での切断面を概略的に示した断面図となっており、この切断面は、α方向（横方向）及びβ方向（縦方向）と平行な切断面となっている。

本構成の半導体装置６０１でも、半導体基板３において銅クリップ３０の接続部３０ａの直下に位置する直下領域ＡＲの一部（周縁部）に高耐量部５が設けられている。この高耐量部５は、半導体装置６０１を構成する複数のセル部Ｃａのうち、アバランシェ耐量が相対的に高められた所定の構造のセル部（高耐量セル部Ｃ１）が配列された構成となっている。一方、半導体基板３において接続部３０ａの直下に位置する直下領域ＡＲから外れた位置且つ高耐量部５の外側の位置には、低オン抵抗部６が設けられている。この低オン抵抗部６は、半導体装置６０１を構成する複数のセル部Ｃａのうち、高耐量セル部Ｃ１よりもアバランシェ耐量が小さく且つチャネル密度が大きいセル部（低耐量セル部Ｃ２）が配列された構成となっており、オン抵抗が抑えられている。

本構成でも、第１実施形態と同様、銅クリップ３０の接続部３０ａは、図１〜図３、図７のように、角部３１ａ，３１ｂ，３１ｃ，３１ｄ）を含んだ外形形状となっている。図１６では、直下領域ＡＲの周縁部を二点鎖線による矩形図形として示しており、この二点鎖線の位置が直下領域ＡＲの周縁位置（外縁位置）となっている。そして、本構成では、半導体基板３における角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置（図１６における符号Ｂ１，Ｂ２，Ｂ３，Ｂ４の位置）及び直下位置に隣接する位置に選択的に高耐量部５が設けられている。また、図１６のように、直下領域ＡＲの周縁部において、直下位置から離れた位置に、高耐量部５よりもアバランシェ耐量が低く且つチャネル密度が大きい構造のセル部（オン抵抗抑制セル部Ｃ４）が配置された周縁部側抑制部８が設けられている。図１６〜図１８の例では、周縁部側抑制部８を構成するオン抵抗抑制セル部Ｃ４は、低耐量セル部Ｃ２と同一の構成となっており、セル単位でのオン抵抗及びアバランシェ耐量が低耐量セル部Ｃ２と同程度となっている。

また、図１６のように、半導体基板３において高耐量部５よりも直下領域ＡＲの中心側（半導体基板３を平面視したときの直下領域ＡＲの中心側）には、高耐量部５を構成する高耐量セル部Ｃ１よりもアバランシェ耐量が低く且つチャネル密度が大きい構造のセル部（オン抵抗抑制セル部Ｃ３）が配列された内部側抑制部７が設けられている。図１６の例では、内部側抑制部７を構成するオン抵抗抑制セル部Ｃ３は、低耐量セル部Ｃ２と同一の構成となっており、セル単位でのオン抵抗及びアバランシェ耐量が低耐量セル部Ｃ２と同程度となっている。

そして、直下領域ＡＲの外側において、高耐量部５の外側（半導体基板３を平面視したときの直下領域ＡＲの外側）には直下領域ＡＲを取り囲むように低耐量セル部Ｃ２によって構成された低オン抵抗部６が設けられている。なお、低耐量セル部Ｃ２の構成は、第１実施形態の半導体装置１の低耐量セル部Ｃ２と同一の構成とすることができ、高耐量部５を構成する高耐量セル部Ｃ１よりもアバランシェ耐量が低く且つチャネル密度が大きい構造となっている。

更に、本構成では、高耐量部５は、複数種類のセル部Ｃａを有しており、第１高耐量部５ａと第２高耐量部５ｂとによって構成されている。第１高耐量部５ａは、半導体基板３において角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置（Ｂ１，Ｂ２，Ｂ３，Ｂ４の位置）及び直下位置に隣接する位置に設けられており、半導体基板３に構成される複数種類のセル部Ｃａの中で最もアバランシェ耐量が大きい第１セル部Ｃａ１によって構成されている。また、第２高耐量部５ｂは、第１高耐量部５ａよりも直下領域ＡＲの中心側に形成されており、第１高耐量部５ａの第１セル部Ｃａ１よりもアバランシェ耐量が低く且つチャネル密度が大きい構造の１又は複数種類の第２セル部Ｃａ２が配置されてなる部分である。なお、図１６の例では、１種類の第２セル部Ｃａ２によって第２高耐量部５ｂが構成されているが、第１セル部Ｃａ１よりもアバランシェ耐量が低く低耐量セル部Ｃ２よりもアバランシェ耐量が高い複数種類のセル部によって構成されていてもよい。

本構成でも、第５実施形態と同様に面積率を定義した場合、いずれの高耐量セル部Ｃ１（第１セル部Ｃａ１、第２セル部Ｃａ２）の第１面積率Ｙ１／Ｘ１と、いずれの低耐量セル部Ｃ２の第２面積率Ｙ２／Ｘ２との関係でも、第２面積率Ｙ２／Ｘ２よりも第１面積率Ｙ１／Ｘ１のほうが大きくなっている。また、いずれの高耐量セル部Ｃ１の第１面積率Ｙ１／Ｘ１と、いずれのオン抵抗抑制セル部Ｃ３の第３面積率Ｙ３／Ｘ３との関係でも、第３面積率Ｙ３／Ｘ３よりも第１面積率Ｙ１／Ｘ１のほうが大きくなっている。また、いずれの高耐量セル部Ｃ１の第１面積率Ｙ１／Ｘ１と、いずれのオン抵抗抑制セル部Ｃ４の第４面積率Ｙ４／Ｘ４との関係でも、第４面積率Ｙ４／Ｘ４よりも第１面積率Ｙ１／Ｘ１のほうが大きくなっている。

また、第１セル部Ｃａ１において、半導体基板３の厚さ方向に平面視したときの当該第１セル部Ｃａ１の全体面積Ｘ５（即ち、第１セル部Ｃａ１を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該第１セル部Ｃａ１においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ５の割合を第５面積率Ｙ５／Ｘ５とする。そして、第２セル部Ｃａ２において、半導体基板３の厚さ方向に平面視したときの当該第２セル部Ｃａ２の全体面積Ｘ６（即ち、第２セル部Ｃａ２を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該第２セル部Ｃａ２においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ６の割合を第６面積率Ｙ６／Ｘ６とする。このように定義した場合、いずれの第１セル部Ｃａ１の第５面積率Ｙ５／Ｘ５と、いずれの第２セル部Ｃａ２の第６面積率Ｙ６／Ｘ６との関係でも、第６面積率Ｙ６／Ｘ６よりも第５面積率Ｙ５／Ｘ５のほうが大きくなっている。

本構成でも、第１実施形態と同様の効果が得られる。また、直下領域ＡＲの周縁部の中でも特に電流が集中しやすい角部直下位置に近づくにつれてアバランシェ耐量が大きくなるように少なくとも２段階に高耐量セル部を設けることができるため、素子全体の耐量をより効率的に高めつつ、オン抵抗の上昇を効果的に抑えることができる。

［第７実施形態］
次に、第７実施形態に係る半導体装置７０１について、図１９を用いて説明する。第７実施形態の半導体装置７０１は、各セル部の配列及びセル部の具体的な構成が第１実施形態の半導体装置１と主に異なる。なお、半導体装置７０１は、第１実施形態で上述した（１．半導体装置の基本構造）の特徴、及び（２．接続部材及び直下領域の構成）の特徴を全て含んでいる。例えば、各セル部Ｃａの基本構成は、（１．半導体装置の基本構造）で説明した通りである。従って、（１．半導体装置の基本構造）及び（２．接続部材及び直下領域の構成）に関する説明は省略する。また、図１９では、第１実施形態の半導体装置１と実質的に同一の機能の部分には、同一符号を付し、その説明を省略する。また、図１〜図３、図７の構成については第１実施形態と同一であるため、適宜これらの図を参照することとする。

図１９の例でも、半導体基板３の厚さ方向をγ方向（図示略）とする。また、半導体基板３の厚さ方向と直交する所定方向を横方向としており、この横方向をα方向とし、図１９では、このα方向を矢印で示している。また、上記厚さ方向及び横方向と直交する方向を縦方向としており、この縦方向をβ方向とし、図１９ではこのβ方向を矢印で示している。なお、図１９は、第６実施形態の図１６と同様の位置で切断した切断面である。

本構成の半導体装置７０１でも、半導体基板３において銅クリップ３０の接続部３０ａの直下に位置する直下領域ＡＲの一部（周縁部）に高耐量部５が設けられている。この高耐量部５は、半導体装置７０１を構成する複数のセル部Ｃａのうち、アバランシェ耐量が相対的に高められた所定の構造のセル部（高耐量セル部Ｃ１）が配列された構成となっている。一方、半導体基板３において接続部３０ａの直下に位置する直下領域ＡＲから外れた位置且つ高耐量部５の外側の位置には、低オン抵抗部６が設けられている。この低オン抵抗部６は、半導体装置７０１を構成する複数のセル部Ｃａのうち、高耐量セル部Ｃ１よりもアバランシェ耐量が小さく且つチャネル密度が大きいセル部（低耐量セル部Ｃ２）が配列された構成となっており、オン抵抗が抑えられている。

本構成でも、第１実施形態と同様、銅クリップ３０の接続部３０ａは、図１〜図３、図７のように、角部３１ａ，３１ｂ，３１ｃ，３１ｄ）を含んだ外形形状となっている。図１９では、直下領域ＡＲの周縁部を二点鎖線による矩形図形として示しており、この二点鎖線の位置が直下領域ＡＲの周縁位置（外縁位置）となっている。そして、本構成では、このように構成される直下領域ＡＲの周縁全周に沿って高耐量部５が環状に設けられている。

また、図１９のように、半導体基板３において高耐量部５よりも直下領域ＡＲの中心側（半導体基板３を平面視したときの直下領域ＡＲの中心側）には、高耐量部５を構成する高耐量セル部Ｃ１よりもアバランシェ耐量が低く且つチャネル密度が大きい構造のセル部（オン抵抗抑制セル部Ｃ３）が配列された内部側抑制部７が設けられている。図１９の例では、内部側抑制部７を構成するオン抵抗抑制セル部Ｃ３は、低耐量セル部Ｃ２と同一の構成となっており、セル単位でのオン抵抗及びアバランシェ耐量が低耐量セル部Ｃ２と同程度となっている。

そして、直下領域ＡＲの外側において、高耐量部５の外側（半導体基板３を平面視したときの直下領域ＡＲの外側）には直下領域ＡＲを取り囲むように低耐量セル部Ｃ２によって構成された低オン抵抗部６が設けられている。なお、低耐量セル部Ｃ２の構成は、第１実施形態の半導体装置１の低耐量セル部Ｃ２と同一の構成とすることができ、高耐量部５を構成する高耐量セル部Ｃ１よりもアバランシェ耐量が低く且つチャネル密度が大きい構造となっている。

更に、本構成では、高耐量部５は、複数種類のセル部Ｃａを有しており、第１高耐量部５ｃと第２高耐量部５ｄとによって構成されている。第１高耐量部５ｃは、半導体基板３に構成される複数種類のセル部Ｃａの中で最もアバランシェ耐量が大きい構造の第１セル部Ｃａ１によって構成された部分であり、このような第１セル部Ｃａ１が半導体基板３の直下領域ＡＲの周縁全周に沿って環状に配置されている。第２高耐量部５ｄは、第１高耐量部５ｃの第１セル部Ｃａ１よりもアバランシェ耐量が低く且つチャネル密度が大きい構造の１又は複数種類の第２セル部Ｃａ２が配置された部分であり、半導体基板３において第１高耐量部５ｃよりも直下領域ＡＲの中心側において、環状の第１高耐量部５ｃの内縁に沿って環状に構成されている。なお、図１９の例では、１種類の第２セル部Ｃａ２によって第２高耐量部５ｄが構成されているが、第１セル部Ｃａ１よりもアバランシェ耐量が低く低耐量セル部Ｃ２よりもアバランシェ耐量が高い複数種類のセル部によって構成されていてもよい。

本構成でも、第５実施形態と同様に面積率を定義した場合、いずれの高耐量セル部Ｃ１（第１セル部Ｃａ１、第２セル部Ｃａ２）の第１面積率Ｙ１／Ｘ１と、いずれの低耐量セル部Ｃ２の第２面積率Ｙ２／Ｘ２との関係でも、第２面積率Ｙ２／Ｘ２よりも第１面積率Ｙ１／Ｘ１のほうが大きくなっている。また、いずれの高耐量セル部Ｃ１の第１面積率Ｙ１／Ｘ１と、いずれのオン抵抗抑制セル部Ｃ３の第３面積率Ｙ３／Ｘ３との関係でも、第３面積率Ｙ３／Ｘ３よりも第１面積率Ｙ１／Ｘ１のほうが大きくなっている。

また、第１セル部Ｃａ１において、半導体基板３の厚さ方向に平面視したときの当該第１セル部Ｃａ１の全体面積Ｘ７（即ち、第１セル部Ｃａ１を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該第１セル部Ｃａ１においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ７の割合を第７面積率Ｙ７／Ｘ７とする。そして、第２セル部Ｃａ２において、半導体基板３の厚さ方向に平面視したときの当該第２セル部Ｃａ２の全体面積Ｘ８（即ち、第２セル部Ｃａ２を、縦方向及び横方向と平行な仮想平面に正投影した図形の面積）に対し、当該第２セル部Ｃａ２においてコンタクト層１８がソース電極２６に接触する接触面積Ｙ８の割合を第８面積率Ｙ８／Ｘ８とする。このように定義した場合、いずれの第１セル部Ｃａ１の第７面積率Ｙ７／Ｘ７と、いずれの第２セル部Ｃａ２の第８面積率Ｙ８／Ｘ８との関係でも、第８面積率Ｙ８／Ｘ８よりも第７面積率Ｙ７／Ｘ７のほうが大きくなっている。

本構成でも、第１実施形態と同様の効果が得られる。また、直下領域ＡＲの中でも電流が集中しやすい周縁部に近づくにつれてアバランシェ耐量が大きくなるように少なくとも２段階に高耐量セル部を設けることができるため、素子全体の耐量をより効率的に高めつつ、オン抵抗の上昇を効果的に抑えることができる。

［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

上記実施形態では、半導体装置１をＤＭＯＳに適用した例を示したが、これに限らず、ＩＧＢＴ等の他種の半導体装置に適用することもできる。図２０は、図４に示す第１実施形態の半導体装置１の構成に対し、Ｐ＋型コレクタ層６３を追加した点のみが構成面で異なり、それ以外は図４の構成と同様となっている。図２０の半導体装置８０１の横断面は、例えば図５と同様である。図２０に示す半導体装置８０１は、各セル部Ｃａは、公知のトレンチゲート型ＩＧＢＴのセルとして構成されており、図４のソース電極２６に代えてこれと同構成のエミッタ電極６７が用いられ、ドレイン電極１１に代えてこれと同構成のコレクタ電極６４が用いられている。また、半導体基板３において、Ｎ＋型ソース層２５に代えてこれと同構成のＮ＋型エミッタ層６５が用いられており、Ｐ型ボディ層１７、Ｎ−型ドリフト層１５（エピタキシャル層）、トレンチ部１９、ゲート絶縁膜２１、ゲート電極２３、絶縁膜２４、銅クリップ３０などは、第１実施形態の図４の構成と同様となっている。また、Ｎ−型ドリフト層１５（エピタキシャル層）よりも裏面３ｂ側には、Ｎ＋型フィールドストップ層６１が設けられ、フィールドストップ層６１よりも裏面３ｂ側に、Ｐ＋型コレクタ層６３が設けられている。そして、Ｐ＋型コレクタ層６３に接続された構成でコレクタ電極６４が設けられている。
このようなＩＧＢＴ構造の半導体装置８０１であっても、半導体基板３において、銅クリップ３０（接続部材）の接続部３０ａの直下に位置する直下領域ＡＲの内部位置、又は直下領域ＡＲの外側における直下領域ＡＲ寄りの位置（例えば、直下領域ＡＲの周縁部に隣接する位置）、の少なくともいずれかの位置に、高耐量部５を設けることができる。なお、高耐量部５の配置やセル部の構成は、上述したいずれの実施形態の構成を用いてもよい。また、半導体基板３において、少なくとも直下領域ＡＲの外側且つ高耐量部５の外側の位置には低オン抵抗部６が設けられる。低オン抵抗部６の配置やセル部の構成も、高耐量部５のセル部Ｃａよりもアバランシェ耐量が低く且つチャネル密度が大きい構造のセル部Ｃａが配置された構成であれば、上述したいずれの実施形態の構成を用いてもよい。

上記実施形態では、接続部材として銅クリップ３０を用いた構成、及びその一例を示したが、接続部材の構成や配置は上述した例に限定されない。また接続部の形状もこれに限定されるものではなく、接続部の外形形状は多角形状、円形状、楕円形状などであってもよい。例えば、図２１に示す半導体装置９０１のように、銅クリップ３０の代わりにボンディングパッド５０などの他の接続部材を用いる構成としてもよい。このようにボンディングパッド５０を用いた構成でも、上述した実施形態と同様、半導体基板３においてボンディングパッド５０の直下に位置する領域が直下領域ＡＲとなる。なお、図２１の例では、ボンディングパッド５０においてソース電極２６と接続する接続部５０ａの外形形状が楕円形状となる例を示したが、接続部５０ａの外形形状が正方形状或いは長方形状となるように構成してもよい。この場合、半導体チップ２の構成としては、上述したいずれの実施形態の構成も適用できる。また、図１、図２等の例では、銅クリップ３０における接続部３０ａの角部３１ａ，３１ｂ，３１ｃ，３１ｄの形状が、平面視したときに直角又は略直角の形状である例を示したが、図２２、図２３の半導体装置１のように、接続部３０ａの角部３１ａ，３１ｂ，３１ｃ，３１ｄの形状が、平面視したときに湾曲した形状（平面視円弧形状）であってもよい。なお、図２２、図２３の半導体装置１は、接続部３０ａの角部３１ａ，３１ｂ，３１ｃ，３１ｄの形状が湾曲した形状となっている点以外は第１実施形態の構成と同一である。また、接続部３０ａがこのように構成される場合、半導体チップ２の構成としては、上述したいずれの実施形態の構成も適用できる。このような接続部３０ａを各実施形態の構成に適用した場合、図５、図８、図１０、図１２、図１４、図１６、図１７、図１９等に示す直下領域ＡＲは、角部３１ａ，３１ｂ，３１ｃ，３１ｄの直下位置が若干湾曲した領域構造となるが、この場合も、各セル部Ｃａは、これら図５、図８、図１０、図１２、図１４、図１６、図１７、図１９と同様に構成すればよく、このようにしても、上記各実施形態と同様の効果が得られる。

上記実施形態では、セル部Ｃａが平面視矩形状となる構成を例示したが、セル領域の形状はこれに限定されず、例えば、多角形状、円形状、楕円形状などであってもよい。

上記実施形態では、高耐量部５のセル部として所定構造の高耐量セル部Ｃ１を例示し、低オン抵抗部６のセル部として、これよりもチャネル密度が大きくなる低耐量セル部Ｃ２を例示したが、上述した例に限られない。高耐量部５のセル部よりも低オン抵抗部６のセル部の方が、チャネル密度が大きく、低オン抵抗部６のセル部よりも高耐量部５のセル部の方が、コンタクト領域の面積率が大きくなる構成であれば公知の他の構成を用いてもよい。

上記実施形態では、Ｎチャネル型のＭＯＳＦＥＴやＩＧＢＴを例示し、Ｎ導電型を第１導電型とし、Ｐ導電型を第２導電型としたが、Ｐチャネル型のＭＯＳＦＥＴやＩＧＢＴに同様に適用してもよい。

上記実施形態では、半導体基板３において、接続部材の接続部の直下に位置する直下領域の内部位置の一部又は全部のみに高耐量部が設けられた構成、及び直下領域の内部位置と直下領域の外側における直下領域寄りの位置（直下領域の周縁部に隣接する外部位置）とに高耐量部が設けられた構成を例示したが、直下領域の外部において直下領域の周縁部に隣接する位置のみに高耐量部５が設けられていてもよい。この場合、その高耐量部５よりも直下領域から遠ざかる側に「外側部」に相当する低オン抵抗部６が設けられていればよく、高耐量部５よりも内側（直下領域の中心に近づく側）のセル構造は、低オン抵抗部６と同等のセル構造であってもよく、低オン抵抗部６よりもやや耐量の大きいセル構造であってもよい。

１、２０１、３０１、４０１、５０１、６０１、７０１、８０１，９０１…半導体装置
３…半導体基板
５…高耐量部
６…低オン抵抗部
１５…Ｎ−型ドリフト層（第１導電型の第１半導体層）
１７…Ｐ型ボディ層（第２導電型の第２半導体層）
１９…トレンチ部
２５…Ｎ＋型ソース層（第１導電型の第３半導体層）
２６…ソース電極（導電層）
３０…銅クリップ（接続部材）
Ｃａ…セル部（素子領域）

Claims (8)

1. 所定の表面（３ａ）と裏面（３ｂ）とを備え、少なくとも前記表面（３ａ）側に複数の素子領域（Ｃａ）が構成された半導体基板（３）と、
   前記半導体基板（３）の前記表面（３ａ）側を覆う導電層（２６）と、
   前記導電層（２６）の上方に配置され、前記導電層（２６）の上面部（２６ａ）の一部と電気的に接続される導電性の接続部（３０ａ，５０ａ）を有する接続部材（３０、５０）と、
   を備え、
   前記導電層（２６）には、前記半導体基板（３）の各々の前記素子領域（Ｃａ）に接続されるコンタクト部（２６ｂ）がそれぞれ設けられており、
   前記半導体基板（３）において、前記接続部材（３０、５０）の前記接続部（３０ａ）の直下に位置する直下領域（ＡＲ）の内部位置、又は前記直下領域（ＡＲ）の周縁部に隣接する位置、の少なくともいずれかの位置の所定領域には、当該所定領域よりも前記直下領域（ＡＲ）から遠ざかる側に配置される外側部（６）よりアバランシェ耐量が高い構造の高耐量部（５）が設けられ、
   前記半導体基板（３）内に設けられた第１導電型の第１半導体層（１５）と、
   前記半導体基板（３）の前記表面（３ａ）側から掘り下げられて形成されるトレンチ部（１９）と、
   前記トレンチ部（１９）の内壁面に沿って形成されたゲート絶縁膜（２１）と、
   前記トレンチ部（１９）内において前記ゲート絶縁膜（２１）よりも内側に形成されたゲート電極（２３）と、
   前記第１半導体層（１５）の上方において、少なくとも前記トレンチ部（１９）に沿った位置に形成された第２導電型の第２半導体層（１７）と、
   前記半導体基板（３）の前記表面（３ａ）側において、前記第２半導体層（１７）の上方且つ前記トレンチ部（１９）に隣接した位置に形成された第１導電型の第３半導体層（２５）と、
   を備え、
   前記半導体基板（３）の内部は、前記トレンチ部（１９）によって複数のセル部（Ｃａ）に区画され、それぞれの前記セル部（Ｃａ）が前記素子領域として構成され、前記導電層（２６）の前記コンタクト部（２６ｂ）に電気的に接続される構成となっており、
   前記セル部（Ｃａ）の表層部側には、前記トレンチ部（１９）に隣接して前記第３半導体層（２５）が設けられ、少なくとも前記第３半導体層（２５）よりも当該セル部（Ｃａ）の中心側に第２導電型の第４半導体層（１８）が設けられており、
   複数の前記セル部（Ｃａ）のうちの前記高耐量部（５）を構成する高耐量セル部（Ｃ１）において、前記半導体基板（３）の厚さ方向に平面視したときの当該高耐量セル部（Ｃ１）の全体面積に対し、当該高耐量セル部（Ｃ１）において前記第４半導体層（１８）が前記導電層（２６）に接触する接触面積の割合を第１面積率とし、複数の前記セル部（Ｃａ）のうちの前記外側部（６）を構成する低耐量セル部（Ｃ２）において、前記半導体基板（３）の厚さ方向に平面視したときの当該低耐量セル部（Ｃ２）の全体面積に対し、当該低耐量セル部（Ｃ２）において前記第４半導体層（１８）が前記導電層（２６）に接触する接触面積の割合を第２面積率とした場合、前記第２面積率よりも前記第１面積率のほうが大きくなり、
   トレンチコンタクト構造であり、
   前記第３半導体層（２５）が前記アバランシェ耐量の高い領域も前記アバランシェ耐量の高くない領域も幅は同じであることを特徴とする半導体装置（１、２０１、３０１、４０１、５０１、６０１、７０１、８０１，９０１）。
2. 前記外側部（６）を構成する前記低耐量セル部（Ｃ２）は、前記高耐量部（５）を構成する前記高耐量セル部（Ｃ１）よりもチャネル密度が大きい構造となっていることを特徴とする請求項１に記載の半導体装置（１、２０１、３０１、４０１、５０１、６０１、７０１、８０１，９０１）。
3. 前記接続部材（３０）の前記接続部（３０ａ）は、角部（３１ａ，３１ｂ，３１ｃ，３１ｄ）を含んだ外形形状となっており、
   前記半導体基板（３）における前記角部（３１ａ，３１ｂ，３１ｃ，３１ｄ）の直下位置、又は前記半導体基板（３）における前記直下位置に隣接する位置、の少なくともいずれかの位置に前記高耐量部（５）が設けられていることを特徴とする請求項１又は請求項２に記載の半導体装置（１、２０１、３０１、４０１、５０１、６０１、７０１）。
4. 前記半導体基板（３）の前記直下領域（ＡＲ）の周縁全周に沿って前記高耐量部（５）が設けられ、
   前記半導体基板（３）において前記高耐量部（５）よりも前記直下領域（ＡＲ）の中心側に、前記高耐量部（５）の前記セル部（Ｃａ）よりもアバランシェ耐量が低く且つチャネル密度が大きい構造の前記セル部（Ｃａ）が配置された内部側抑制部（７）が設けられていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置（２０１、３０１、４０１、５０１，６０１，７０１）。
5. 前記高耐量部（５）は、アバランシェ耐量が異なる複数種類の前記セル部（Ｃａ）を有し、
   前記半導体基板（３）の前記直下領域（ＡＲ）の周縁全周に沿って、前記複数種類の前記セル部（Ｃａ）の中で最もアバランシェ耐量が大きい構造の第１セル部（Ｃａ１）によって構成される第１高耐量部（５ｃ）が設けられ、
   前記半導体基板（３）において前記第１高耐量部（５ｃ）よりも前記直下領域（ＡＲ）の中心側に、前記第１高耐量部（５ｃ）の前記第１セル部（Ｃａ１）よりもアバランシェ耐量が低く且つチャネル密度が大きい構造の１又は複数種類の第２セル部（Ｃａ２）が配置された第２高耐量部（５ｄ）が設けられていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置（７０１）。
6. 前記接続部材（３０）の前記接続部（３０ａ）は、角部（３１ａ，３１ｂ，３１ｃ，３１ｄ）を含んだ外形形状となっており、
   前記半導体基板（３）における前記角部（３１ａ，３１ｂ，３１ｃ，３１ｄ）の直下位置、又は前記半導体基板（３）における前記直下位置に隣接する位置、の少なくともいずれかの位置に前記高耐量部（５）が設けられ
   前記直下領域（ＡＲ）の周縁部において、前記直下位置から離れた位置に、前記高耐量部（５）のセル部（Ｃａ）よりもアバランシェ耐量が低く且つチャネル密度が大きい構造のセル部（Ｃａ）が配置された周縁部側抑制部（８）が設けられていることを特徴とする請求項１又は請求項２に記載の半導体装置（５０１，６０１）。
7. 前記高耐量部（５）は、複数種類の前記セル部（Ｃａ）を有し、
   前記半導体基板（３）における前記角部（３１ａ，３１ｂ，３１ｃ，３１ｄ）の直下位置、又は前記半導体基板（３）における前記直下位置に隣接する位置、の少なくともいずれかの位置に、前記複数種類の前記セル部（Ｃａ）の中で最もアバランシェ耐量が大きい第１セル部（Ｃａ１）によって構成される第１高耐量部（５ａ）が設けられ、
   前記半導体基板（３）において前記第１高耐量部（５ａ）よりも前記直下領域（ＡＲ）の中心側に、前記第１高耐量部（５ａ）の前記第１セル部（Ｃａ１）よりもアバランシェ耐量が低く且つチャネル密度が大きい構造の１又は複数種類の第２セル部（Ｃａ２）が配置された第２高耐量部（５ｂ）が設けられていることを特徴とする請求項６に記載の半導体装置（６０１）。
8. 前記半導体基板（３）の前記直下領域（ＡＲ）の全部の前記セル部（Ｃａ）が、前記高耐量部（５）として構成されていることを特徴とする請求項１又は請求項２に記載の半導体装置（１、３０１）。

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