JP6299789B2 - スイッチング素子 - Google Patents

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Description

本明細書が開示する技術は、スイッチング素子に関する。
特許文献１には、上面がはんだによってヒートシンクブロックに接続された半導体基板を有するスイッチング素子が開示されている。
また、特許文献２には、半導体基板の上面において格子状に伸びるトレンチを有するスイッチング素子が開示されている。格子状に伸びるトレンチは、複数の第１トレンチと複数の第２トレンチを有している。各第１トレンチは、所定の方向に沿って互いに平行に伸びている。第１トレンチによって挟まれた各トレンチ間領域に、複数の第２トレンチが設けられている。各第２トレンチは、その両側の２つの第１トレンチに接続されている。第１トレンチと第２トレンチの内面は、ゲート絶縁膜によって覆われている。第１トレンチの内部と第２トレンチの内部に跨って、ゲート電極が配置されている。層間絶縁膜が、半導体基板の上面とゲート電極を覆っている。半導体基板のうちの第１トレンチと第２トレンチによって囲まれている矩形の領域（以下、セル領域という）の各々の上部では、層間絶縁膜にコンタクトホールが設けられている。上部電極が、層間絶縁膜を覆っており、コンタクトホール内で半導体基板に接している。各セル領域は、第１導電型（ここでは、ｎ型）の第１領域（エミッタ領域）と、第２導電型（ここでは、ｐ型）のボディ領域を有している。第１領域は、上部電極とゲート絶縁膜に接している。ボディ領域は、上部電極に接しており、第１領域の下側でゲート絶縁膜に接している。また、半導体基板は、第１導電型の第２領域（ドリフト領域）を有している。第２領域は、ボディ領域の下側でゲート絶縁膜に接しており、ボディ領域によって第１領域から分離されている。このスイッチング素子では、ゲート電極の電位を所定の電位に制御すると、第２領域にチャネルが形成される。チャネルによって、第１領域と第２領域が接続される。このため、第１領域と第２領域の間で電流が流れる。
特開２００５−１１６９６３号公報 特開２０１５−２２５８７２号公報
特許文献１のようなスイッチング素子の上部電極は、通常、第１金属層と第２金属層を有している。第１金属層は、半導体基板の上面に接触する金属層である。第１金属層は、半導体基板を汚染し難く、かつ、半導体基板に対して低抵抗で接触する材料によって構成される。第２金属層は、第１金属層上に配置されており、はんだに接触する金属層である。第２金属層は、はんだに対して接続され易い材料によって構成される。
特許文献２のように格子状に伸びるトレンチを有するスイッチング素子において、上部電極をはんだにより外部に接続するために、上部電極を第１金属層と第２金属層によって構成する場合がある。例えば、図１０は、図９に示すように格子状に伸びるトレンチ１４０を有するスイッチング素子の、Ｘ−Ｘ線における断面を示している。図１０では、上部電極１５０が、第１金属層１５１と第２金属層１５２によって構成されている。第１金属層１５１を成膜するときに、層間絶縁膜１６２のコンタクトホール１６２ａの上部において、第１金属層１５１の表面に凹部１５１ａが形成される。したがって、第１金属層１５１の上面は、多数の凹部１５１ａを有している。第２金属層１５２は、第１金属層１５１上に配置されている。したがって、第２金属層１５２は、各凹部１５１ａ内に充填されている。また、特許文献２のようなスイッチング素子では、通常、図１０のように、半導体基板１１８の外周部の上面が、絶縁保護膜１６０によって覆われている。絶縁保護膜１６０は、第１金属層１５１との間に隙間が生じないように、第１金属層１５１の外周側の部分を覆うように設けられる。絶縁保護膜１６０は、開口１８０を有している。開口１８０内において、第２金属層１５２が第１金属層１５１を覆っている。また、第２金属層１５２は、絶縁保護膜１６０との間に隙間が生じないように、絶縁保護膜１６０の内周側の端部１６０ａ（開口１８０の側面）に接するように設けられる。なお、図１０では、第２金属層１５２の一部が絶縁保護膜１６０上に乗り上げているが、必ずしも乗り上げている必要はない。
図１０のスイッチング素子が動作すると、半導体基板１１８の温度が上昇する。すると、第１金属層１５１、第２金属層１５２及び絶縁保護膜１６０の温度も上昇する。一般に、第２金属層１５２の線膨張係数は、第１金属層１５１の線膨張係数よりも小さい。また、一般に、絶縁保護膜１６０の線膨張係数は、第１金属層１５１の線膨張係数と同程度か、それより大きい。第１金属層１５１と第２金属層１５２が接触している範囲では、第１金属層１５１が第２金属層１５２と共に熱膨張する。この範囲では、第２金属層１５２の線膨張係数が小さいので、第１金属層１５１の熱膨張が抑制される。特に、第２金属層１５２が第１金属層１５１の上面の各凹部１５１ａ内に充填されているので、第１金属層１５１は第２金属層１５２によって強く拘束される。このため、第１金属層１５１と第２金属層１５２が接触している範囲では、第１金属層の熱膨張量が小さい。他方、第１金属層１５１と絶縁保護膜１６０とが接触している範囲では、第１金属層１５１が絶縁保護膜１６０と共に熱膨張する。この範囲では、絶縁保護膜１６０の線膨張係数が比較的大きいので、第１金属層１５１の熱膨張量が比較的大きい。絶縁保護膜１６０の内周側の端部１６０ａの直下の第１金属層１５１は、熱膨張量が小さい範囲（第１金属層１５１が第２金属層１５２に接している範囲）と熱膨張量が大きい範囲（第１金属層１５１が絶縁保護膜１６０に接している範囲）の境界に位置している。このため、スイッチング素子の温度が変化するときに、端部１６０ａの直下の第１金属層１５１に応力が集中し、この部分で第１金属層１５１にクラックが生じやすい。
これに対し、図１１に示すように、絶縁保護膜１６０の内周側の端部１６０ａの近傍において、各セル領域１４２（トレンチ１４０に囲まれた領域）の上面全体を層間絶縁膜１６２によって覆う（つまり、端部１６０ａ近傍の層間絶縁膜１６２にコンタクトホール１６２ａを設けない）ことが考えられる。コンタクトホール１６２ａを設けない範囲では、層間絶縁膜１６２の上面が平坦となる。このため、この範囲の層間絶縁膜１６２上では、第１金属層１５１の上面も平坦となる。つまり、この範囲では、第１金属層１５１の上面に凹部１５１ａが存在しない。したがって、この範囲では、第１金属層１５１が平坦面において第２金属層１５２と接触する。平坦面では第２金属層１５２による第１金属層１５１に対する拘束が弱い。このため、平坦面の範囲では、凹部１５１ａが存在する範囲に比べて、第１金属層１５１の熱膨張量が大きい（但し、この平坦面の範囲でも、第１金属層１５１が絶縁保護膜１６０に接している範囲よりは熱膨張量は小さい）。その結果、絶縁保護膜１６０の端部１６０ａの直下において、第１金属層１５１の熱膨張量が小さい範囲（第２金属層１５２に接している範囲）と第１金属層１５１の熱膨張量が大きい範囲（絶縁保護膜１６０に接している範囲）との間における第１金属層１５１の熱膨張量の差が小さくなる。したがって、この構成によれば、端部１６０ａの直下の第１金属層１５１に生じる応力が抑制され、この部分で第１金属層１５１にクラックが生じることが抑制される。
しかしながら、図１１の構成では、スイッチング素子がオンするときに、第２領域１２６の抵抗が高くなるという問題が生じる。以下、詳細に説明する。図１１において、コンタクトホール１６２ａが存在しない範囲の層間絶縁膜１６２の下部の各セル領域１４２では、ボディ領域１２４が上部電極１５０に接続されておらず、ボディ領域１２４の電位がフローティングしている。スイッチング素子がオフすると、第２領域１２６とボディ領域１２４の間の電位差が大きくなる。すると、第２領域１２６とボディ領域１２４の界面のｐｎ接合からその周囲に空乏層が伸びる。この空乏層によって、第２領域１２６の広い範囲が空乏化される。また、この空乏層によって、ボディ領域１２４も部分的に空乏化される。ボディ領域１２４に空乏層が広がる際に、ボディ領域１２４内に存在する電荷（例えば、正孔）の一部が、第２領域１２６内に存在する電荷（例えば、電子）との再結合によって消滅する。したがって、空乏層が広がると、ボディ領域１２４内に存在する電荷が減少する。
その後、ゲート電極１３０の電位がゲートオン電位に制御されると、ボディ領域１２４内のゲート絶縁膜１３２に隣接する領域にチャネルが形成される。すると、第２領域１２６が第１領域１２２と略同電位となる。すると、ボディ領域１２４が上部電極１５０に接続されている範囲では、上部電極１５０からボディ領域１２４に電荷が供給される。これによって、ボディ領域１２４と第２領域１２６の界面のｐｎ接合から伸びている空乏層が消滅する。このため、下部電極１５４と上部電極１５０の間で電流が流れる。
これに対して、ボディ領域１２４がフローティングしている範囲（コンタクトホール１６２ａが存在しない範囲）では、上部電極１５０からボディ領域１２４に電荷が供給されない。このため、チャネルが形成されても、フローティングしているボディ領域１２４の下部の第２領域１２６に空乏層が伸びている状態が維持される。つまり、オン状態においても、図１１に示すように、フローティングしているボディ領域１２４から第２領域１２６内に空乏層１５９が広がっている。このため、このスイッチング素子では、オン状態において第２領域１２６内の電流経路が狭く、第２領域１２６の抵抗が高い。このように、このスイッチング素子では、オンするときに、第２領域１２６の抵抗が高い。
なお、図９〜１１では、コレクタ領域１２８を有するスイッチング素子（つまり、ＩＧＢＴ：Insulated Gate Bipolar Transistor）を例として説明したが、コレクタ領域１２８を有さないＦＥＴ（Field Effect Transistor）でも同様の問題がある。ＦＥＴにおいては、ｎチャネル型とｐチャネル型のいずれでも、上記の問題が生じる。また、図１０、１１では、電極１５４が半導体基板１１８の下面に設けられていた。しかしながら、電極１５４がその他の位置に設けられる場合もある。
図１１において、コンタクトホール１６２ａを有さない層間絶縁膜１６２の下部から格子状トレンチ１４０を無くせば、ボディ領域１２４のフローティングの問題を解消することができる。しかしながら、局所的に格子状トレンチ１４０を無くすと、格子状トレンチ１４０を無くした領域の周辺で電界が集中し、スイッチング素子の耐圧が低下するという問題が生じる。
本明細書では、絶縁保護膜の開口の側面の下部における第１金属層のクラックを抑制することができ、スイッチング素子の耐圧を確保することができ、スイッチング素子がオンしているときの第２領域の抵抗を低減することができる技術を提供する。
本明細書が開示するスイッチング素子は、半導体基板とゲート絶縁膜とゲート電極と層間絶縁膜と第１金属層と第２金属層と絶縁保護膜を備えている。前記半導体基板は、第１素子範囲と、前記第１素子範囲と前記半導体基板の外周端面の間に配置されている無効範囲を有している。前記半導体基板の上面に、前記第１素子範囲と前記無効範囲に跨って伸びており、第１方向に沿って互いに平行に伸びる複数の第１トレンチが設けられている。以下では、前記上面を平面視したときに前記第１トレンチによって挟まれている各領域をトレンチ間領域という。前記第１素子範囲内では、各トレンチ間領域内の前記上面に、前記第１方向に間隔を開けて複数の第２トレンチが設けられている。前記各第２トレンチが、その両側の２つの前記第１トレンチに接続されている。前記無効範囲内では、各トレンチ間領域内の前記上面に、前記第２トレンチが設けられていない。前記無効範囲の前記第１方向における幅が、前記第２トレンチの前記第１方向におけるピッチよりも広い。前記ゲート絶縁膜が、前記第１トレンチの内面と前記第２トレンチの内面を覆っている。前記ゲート電極が、前記第１トレンチの内部と前記第２トレンチの内部に跨って配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記層間絶縁膜が、前記第１素子範囲から前記無効範囲に亘る範囲において前記上面と前記ゲート電極を覆っている。前記第１素子範囲内では、前記上面を覆っている部分の前記層間絶縁膜にコンタクトホールが設けられている。前記無効範囲内では、前記上面を覆っている部分の前記層間絶縁膜にコンタクトホールが設けられていない。前記第１金属層が、前記層間絶縁膜を覆っており、前記層間絶縁膜によって前記ゲート電極から絶縁されており、前記コンタクトホール内で前記半導体基板に接している。前記第１金属層の表面には、前記コンタクトホールの上部に凹部が設けられている。前記絶縁保護膜が、前記無効範囲内の前記第１金属層の外周側の部分を覆っている。前記絶縁保護膜には、前記第１素子範囲を含む前記第１素子範囲よりも広い範囲に開口が設けられており、前記開口の側面が前記無効範囲内に配置されている。前記第２金属層が、前記開口内において前記第１金属層の前記表面に接しているとともに前記開口の前記側面に接している。前記第２金属層が、前記第１金属層よりも小さい線膨張係数を有している。前記第１素子範囲内の前記各トレンチ間領域が、第１領域とボディ領域を有している。前記第１領域は、前記第１金属層と前記ゲート絶縁膜に接している第１導電型の領域である。前記ボディ領域は、前記第１金属層に接しており、前記第１領域の下側で前記ゲート絶縁膜に接している第２導電型の領域である。前記無効範囲内の前記各トレンチ間領域が、前記ボディ領域に接続されている第２導電型の周辺第２導電型領域を備えている。前記半導体基板が、前記ボディ領域の下部と前記周辺第２導電型領域の下部に跨って配置されており、前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記ボディ領域によって前記第１領域から分離されている第１導電型の第２領域を備えている。
このスイッチング素子では、無効範囲内の半導体基板の上面全体が層間絶縁膜に覆われており、無効範囲内にコンタクトホールが設けられていない。したがって、無効範囲内の層間絶縁膜の上面が平坦である。このため、無効範囲内では、層間絶縁膜上の第１金属層の上面も平坦である。このスイッチング素子では、絶縁保護膜の開口の側面（絶縁保護膜の内周側端部）が、無効範囲内（すなわち、第１金属層の上面が平坦な範囲内）に位置している。このため、図８の場合と同様に、絶縁保護膜の開口の側面の直下において、第１金属層に加わる応力が緩和される。したがって、このスイッチング素子では、絶縁保護膜の開口の側面の直下において、第１金属層にクラックが生じ難い。
また、このスイッチング素子では、無効範囲内の半導体基板に周辺第２導電型領域が設けられている。周辺第２導電型領域は、第１素子範囲内のボディ領域に接続されている。無効範囲内には第２トレンチが設けられていないので、半導体基板の上面近傍で、無効範囲内の周辺第２導電型領域を第１素子範囲内のボディ領域に接続することができる。このため、周辺第２導電型領域の電位が、フローティングしておらず、ボディ領域の電位（すなわち、第１金属層の電位）に接続されている。スイッチング素子がオフするときには、周辺第２導電型領域と第２領域の界面のｐｎ接合から空乏層が伸びる。このとき、周辺第２導電型領域内の電荷が減少する。スイッチング素子がオンするときには、ボディ領域を介して周辺第２導電型領域に電荷が供給される。このため、スイッチング素子がオンするときに、周辺第２導電型領域と第２領域の界面のｐｎ接合から伸びていた空乏層が消滅する。したがって、第２領域の広い範囲で電流が流れることが可能となる。このため、このスイッチング素子は、オンしたときに、第２領域の抵抗が低い。
また、このように無効範囲内から第２トレンチを無くしても、無効範囲内の周辺第２導電型領域や第１トレンチによって無効範囲の周辺における電界集中が抑制される。
以上に説明したように、本明細書に開示のスイッチング素子によれば、絶縁保護膜の開口の側面の直下における第１金属層のクラックを抑制することができる。また、このスイッチング素子によれば、オンしたときにおける第２領域の抵抗を低減することができる。また、このスイッチング素子によれば、無効範囲の周辺における電界集中が抑制されるので、スイッチング素子の耐圧を維持することができる。
実施例１のＩＧＢＴ１０の平面図。 半導体基板１８の上面１８ａの拡大図。 ＩＧＢＴ１０の縦断面図（図１のＩＩＩ−ＩＩＩ線における縦断面図）。 ＩＧＢＴ１０の縦断面図（図１のＩＶ−ＩＶ線における縦断面図）。 図３の周辺ｐ型領域２９周辺の拡大断面図。 実施例２のＩＧＢＴの図４に対応する縦断面図。 実施例２のＩＧＢＴの図５に対応する縦断面図。 変形例のＩＧＢＴの図３に対応する縦断面図。 比較例１のスイッチング素子の平面図。 比較例１のスイッチング素子の縦断面図（図９のＸ−Ｘ線における縦断面図）。 比較例２のスイッチング素子の縦断面図。
図１〜４に示す実施例１のＩＧＢＴ１０は、半導体基板１８と、半導体基板１８の上面１８ａ及び下面１８ｂに設けられた電極、絶縁膜を有している。なお、図１、２では、説明のため、半導体基板１８の上面１８ａ上の電極、絶縁膜の図示を省略している。また、以下では、半導体基板１８の上面１８ａに平行な一方向をｘ方向といい、上面１８ａに平行でｘ方向と直交する方向をｙ方向という。
図１に示すように、半導体基板１８の上面１８ａには、トレンチ４０が設けられている。トレンチ４０は、ｘ方向に長く伸びる複数の第１トレンチ４０ａと、ｙ方向に長く伸びる複数の第２トレンチ４０ｂを有している。複数の第１トレンチ４０ａは、互いに平行である。複数の第１トレンチ４０ａは、ｙ方向に間隔を開けて配置されている。隣接する２つの第１トレンチ４０ａの間の各領域を、以下では、トレンチ間領域４２という。各トレンチ間領域４２に、複数の第２トレンチ４０ｂが配置されている。各第２トレンチ４０ｂは、その両側に位置する第１トレンチ４０ａに接続されている。以下では、半導体基板１８の上面１８ａを平面視したときにトレンチ４０が分布している範囲を、トレンチ範囲という。トレンチ範囲は、第１素子範囲１１、囲繞範囲１３及び第２素子範囲１２を有している。
第１素子範囲１１は、図１においてハッチングされている範囲であって、半導体基板１８の略中央に設けられている範囲である。第１素子範囲１１内には、第１トレンチ４０ａと第２トレンチ４０ｂが設けられている。第１素子範囲１１内を通って伸びる第１トレンチ４０ａは、第１素子範囲１１と囲繞範囲１３と第２素子範囲１２に跨って伸びている。第１素子範囲１１内では、各トレンチ間領域４２内において、複数の第２トレンチ４０ｂがｘ方向に一定の間隔を開けて配置されている。第１素子範囲１１内の各トレンチ間領域４２において、第２トレンチ４０ｂはｘ方向に一定のピッチＰ１で繰り返し形成されている。第１素子範囲１１内では、第１トレンチ４０ａと第２トレンチ４０ｂによって、格子状に伸びるトレンチが形成されている。格子状に伸びるトレンチによって、半導体基板１８の上面１８ａが多数の矩形の領域に区画されている。
囲繞範囲１３は、第１素子範囲１１の外周側（すなわち、第１素子範囲１１と半導体基板１８の外周端面１８ｃの間）に設けられている。囲繞範囲１３は、第１素子範囲１１の周囲を取り囲んでいる。囲繞範囲１３内には、第１トレンチ４０ａが設けられている一方で、第２トレンチ４０ｂが設けられていない。第１素子範囲１１に対してｘ方向に隣接する部分の囲繞範囲１３のｘ方向における幅Ｗ１（すなわち、ｘ方向における第１素子範囲１１と第２素子範囲１２の間の間隔）は、第１素子範囲１１内における第２トレンチ４０ｂのｘ方向におけるピッチＰ１の２倍以上である。
第２素子範囲１２は、囲繞範囲１３の外周側（すなわち、囲繞範囲１３と半導体基板１８の外周端面１８ｃの間）に設けられている。第２素子範囲１２は、囲繞範囲１３の周囲を取り囲んでいる。第２素子範囲１２内には、第１トレンチ４０ａと第２トレンチ４０ｂが設けられている。第２素子範囲１２内では、各トレンチ間領域４２内において、複数の第２トレンチ４０ｂがｘ方向に一定の間隔を開けて配置されている。第２素子範囲１２内の各トレンチ間領域４２において、第２トレンチ４０ｂはｘ方向に上述したピッチＰ１（第１素子範囲１１内の第２トレンチ４０ｂのピッチＰ１）と同じピッチで繰り返し形成されている。第２素子範囲１２内では、第１トレンチ４０ａと第２トレンチ４０ｂによって、格子状に伸びるトレンチが形成されている。格子状に伸びるトレンチによって、半導体基板１８の上面１８ａが多数の矩形の領域に区画されている。
なお、以下では、第１素子範囲１１及び第２素子範囲１２内において、トレンチ４０によって区画された矩形の半導体領域を、セル領域４３という。
第２素子範囲１２の外周側（すなわち、第２素子範囲１２と半導体基板１８の外周端面１８ｃの間）には、外周耐圧範囲１４が設けられている。外周耐圧範囲１４は、トレンチ４０が設けられていない範囲である。外周耐圧範囲１４は、第２素子範囲１２を取り囲んでいる。
図２〜４に示すように、トレンチ４０の内面は、ゲート絶縁膜３２によって覆われている。また、トレンチ４０内には、ゲート電極３０が配置されている。半導体基板１８の上面１８ａを平面視したときに、ゲート電極３０は、トレンチ４０に倣って網目状に伸びている。ゲート電極３０は、ゲート絶縁膜３２によって半導体基板１８から絶縁されている。
図２、３に示すように、第１素子範囲１１内の各セル領域４３は、エミッタ領域２２とボディ領域２４を有している。
エミッタ領域２２は、ｎ型領域である。第１素子範囲１１内の各セル領域４３内に、２つのエミッタ領域２２が設けられている。エミッタ領域２２は、半導体基板１８の上面１８ａに露出する範囲に配置されている。エミッタ領域２２は、トレンチ４０の最上部において、ゲート絶縁膜３２に接している。
ボディ領域２４は、ｐ型領域である。ボディ領域２４は、エミッタ領域２２が存在しない範囲で、半導体基板１８の上面１８ａに露出している。ボディ領域２４は、上面１８ａに露出する位置からエミッタ領域２２の下側の位置まで伸びている。ボディ領域２４は、高濃度領域２４ａと、高濃度領域２４ａよりもｐ型不純物濃度が低い低濃度領域２４ｂを有している。高濃度領域２４ａは、上面１８ａに露出する範囲に配置されている。低濃度領域２４ｂは、エミッタ領域２２よりも下側に配置されている。低濃度領域２４ｂは、エミッタ領域２２の下側で、ゲート絶縁膜３２に接している。
図３に示すように、第１素子範囲１１内で最も囲繞範囲１３側に位置する第２トレンチ４０ｂ１に対して囲繞範囲１３側で隣接する半導体領域１１ａにも、上述したエミッタ領域２２とボディ領域２４が形成されている。半導体領域１１ａ内においても、エミッタ領域２２が、半導体基板１８の上面１８ａに露出しているとともに、トレンチの最上部においてゲート絶縁膜３２に接している。また、半導体領域１１ａ内においても、ボディ領域２４の高濃度領域２４ａが、半導体基板１８の上面１８ａに露出している。また、半導体領域１１ａ内においても、低濃度領域２４ｂが、エミッタ領域２２の下側でゲート絶縁膜３２に接している。
第２素子範囲１２内の各セル領域４３も、エミッタ領域２２とボディ領域２４を有している。第２素子範囲１２内のエミッタ領域２２及びボディ領域２４は、第１素子範囲１１内のエミッタ領域２２及びボディ領域２４と同じ構成を有している。
第２素子範囲１２内で最も囲繞範囲１３側に位置する第２トレンチ４０ｂ２に対して囲繞範囲１３側で隣接する半導体領域１２ａにも、上述したエミッタ領域２２とボディ領域２４が形成されている。
図３、４に示すように、囲繞範囲１３内の各トレンチ間領域４２には、周辺ｐ型領域２９が設けられている。周辺ｐ型領域２９は、囲繞範囲１３内で半導体基板１８の上面１８ａに露出する範囲に設けられている。周辺ｐ型領域２９は、ボディ領域２４の低濃度領域２４ｂと同程度のｐ型不純物濃度を有するｐ型領域である。周辺ｐ型領域２９は、半導体基板１８の上面１８ａから、ボディ領域２４の下端と略同じ深さまで伸びている。図４に示すように、周辺ｐ型領域２９の下端の位置は、各第１トレンチ４０ａの下端の位置よりも上側に位置している。図４に示すように、各周辺ｐ型領域２９は、第１トレンチ４０ａによってｙ方向に隣接する他の周辺ｐ型領域２９から分離されている。また、上述したように、囲繞範囲１３内には第２トレンチ４０ｂが存在しない。したがって、図３に示すように、各周辺ｐ型領域２９は、ｘ方向に隣接するボディ領域２４の低濃度領域２４ｂ（すなわち、半導体領域１１ａ、１２ａ内の低濃度領域２４ｂ）に接続されている。
図１、３に示すように、外周耐圧範囲１４には、終端領域３４と複数のガードリング３６が設けられている。
終端領域３４は、ｐ型領域であり、半導体基板１８の上面１８ａに露出する範囲に配置されている。終端領域３４は、上面１８ａからトレンチ４０の下端よりも下側まで伸びている。終端領域３４は、トレンチ範囲（すなわち、第１素子範囲１１、囲繞範囲１３及び第２素子範囲１２）を囲むように環状に伸びている。
各ガードリング３６は、ｐ型領域であり、半導体基板１８の上面１８ａに露出する範囲に配置されている。各ガードリング３６は、上面１８ａからトレンチ４０の下端よりも下側まで伸びている。各ガードリング３６によって、終端領域３４が、多重に囲まれている。すなわち、各ガードリング３６は、トレンチ範囲を囲むように環状に伸びている。各ガードリング３６は、ボディ領域２４及び終端領域３４から分離されている。また、各ガードリング３６は、互いから分離されている。
図３、４に示すように、半導体基板１８は、ドリフト領域２６、バッファ領域２７及びコレクタ領域２８を有している。
ドリフト領域２６は、ｎ型不純物濃度が低いｎ型領域である。ドリフト領域２６は、第１素子範囲１１、囲繞範囲１３、第２素子範囲１２及び外周耐圧範囲１４に跨って分布している。ドリフト領域２６は、第１素子範囲１１内において、ボディ領域２４の下側に配置されており、ボディ領域２４に対して下側から接している。第１素子範囲１１内において、ドリフト領域２６は、ボディ領域２４によってエミッタ領域２２から分離されている。第１素子範囲１１内において、ドリフト領域２６は、ボディ領域２４の下側でゲート絶縁膜３２に接している。ドリフト領域２６は、囲繞範囲１３内において、周辺ｐ型領域２９の下側に配置されており、周辺ｐ型領域２９に対して下側から接している。ドリフト領域２６は、第２素子範囲１２内において、ボディ領域２４の下側に配置されており、ボディ領域２４に対して下側から接している。第２素子範囲１２内において、ドリフト領域２６は、ボディ領域２４によってエミッタ領域２２から分離されている。第２素子範囲１２内において、ドリフト領域２６は、ボディ領域２４の下側でゲート絶縁膜３２に接している。ドリフト領域２６は、外周耐圧範囲１４内において、終端領域３４と各ガードリング３６に接している。ドリフト領域２６によって、終端領域３４がガードリング３６から分離されている。また、ドリフト領域２６によって、各ガードリング３６が互いから分離されている。
バッファ領域２７は、ドリフト領域２６よりもｎ型不純物濃度が高いｎ型領域である。バッファ領域２７は、第１素子範囲１１、囲繞範囲１３、第２素子範囲１２及び外周耐圧範囲１４に跨って分布している。バッファ領域２７は、ドリフト領域２６の下側に配置されており、ドリフト領域２６に対して下側から接している。
コレクタ領域２８は、ｐ型領域である。コレクタ領域２８は、第１素子範囲１１、囲繞範囲１３、第２素子範囲１２及び外周耐圧範囲１４に跨って分布している。コレクタ領域２８は、バッファ領域２７の下側に配置されており、バッファ領域２７に対して下側から接している。コレクタ領域２８は、半導体基板１８の下面１８ｂに露出している。
図３、４に示すように、半導体基板１８上には、層間絶縁膜６２、オーミック金属層５１、複数の環状電極５３、絶縁保護膜６０及び表面金属層５２が配置されている。
層間絶縁膜６２は、半導体基板１８の上面１８ａ上に配置されている。層間絶縁膜６２は、第１素子範囲１１、囲繞範囲１３、第２素子範囲１２及び外周耐圧範囲１４に跨って伸びている。層間絶縁膜６２によって、ゲート電極３０の上面全体が覆われている。第１素子範囲１１及び第２素子範囲１２内の各セル領域４３の上部に、層間絶縁膜６２を上下方向に貫通するコンタクトホール６２ａが設けられている。囲繞範囲１３内には、コンタクトホールが設けられていない。囲繞範囲１３内の半導体基板１８の上面１８ａの全体が、層間絶縁膜６２によって覆われている。言い換えると、第２トレンチ４０ｂが存在しておらず、かつ、層間絶縁膜６２にコンタクトホールが設けられていない範囲が、囲繞範囲１３である。外周耐圧範囲１４内の層間絶縁膜６２には、終端領域３４の上部と各ガードリング３６の上部等にコンタクトホールが設けられている。
オーミック金属層５１は、第１素子範囲１１、囲繞範囲１３、第２素子範囲１２内において、層間絶縁膜６２を覆っている。オーミック金属層５１は、層間絶縁膜６２の表面と半導体基板１８の上面１８ａに沿って伸びており、略一定の厚みを有している。したがって、第１素子範囲１１及び第２素子範囲１２内では、コンタクトホール６２ａに倣って、オーミック金属層５１の上面が凹んでいる。すなわち、各コンタクトホール６２ａの上部のオーミック金属層５１の表面に、凹部５１ａが設けられている。オーミック金属層５１は、各コンタクトホール６２ａ内において、半導体基板１８の上面１８ａに接している。オーミック金属層５１は、各コンタクトホール６２ａ内において、エミッタ領域２２とボディ領域２４の高濃度領域２４ａに対してオーミック接触している。囲繞範囲１３内の層間絶縁膜６２にはコンタクトホール６２ａが設けられていないので、囲繞範囲１３内のオーミック金属層５１の上面は平坦である。また、オーミック金属層５１の一部は、終端領域３４上まで伸びている。オーミック金属層５１は、終端領域３４の上部のコンタクトホール内において、終端領域３４とオーミック接触している。オーミック金属層５１は、ＡｌＳｉ（アルミニウムとシリコンの合金）によって構成されている。
複数の環状電極５３は、各ガードリング３６の上部に配置されている。各環状電極５３は、ガードリング３６に沿って環状に伸びている。各環状電極５３は、各ガードリング３６の上部のコンタクトホール内において、ガードリング３６とオーミック接触している。
絶縁保護膜６０は、第２素子範囲１２と外周耐圧範囲１４内において、オーミック金属層５１、層間絶縁膜６２及び環状電極５３の上部に配置されている。第２素子範囲１２と外周耐圧範囲１４の表面全体が、絶縁保護膜６０によって覆われている。絶縁保護膜６０の一部は、囲繞範囲１３まで伸びている。囲繞範囲１３内では、絶縁保護膜６０はオーミック金属層５１上に配置されている。絶縁保護膜６０は、囲繞範囲１３内のオーミック金属層５１の外周側の部分を覆っている。絶縁保護膜６０には、半導体基板１８の上面１８ａの中央部に、開口８０が設けられている。開口８０は、第１素子範囲１１を含む第１素子範囲１１よりも広い範囲に設けられている。すなわち、開口８０内に、第１素子範囲１１の全体と、囲繞範囲１３の内周側の部分が位置している。図１、３に示すように、絶縁保護膜６０の内周側の端部６０ａ（すなわち、開口８０の側面）は、囲繞範囲１３内に位置している。絶縁保護膜６０は、樹脂（例えば、ポリイミド）によって構成されている。絶縁保護膜６０の線膨張係数は、オーミック金属層５１（すなわち、ＡｌＳｉ）の線膨張係数よりもわずかに大きい。
表面金属層５２は、絶縁保護膜６０に覆われていない範囲のオーミック金属層５１（すなわち、囲繞範囲１３内のオーミック金属層５１の内周側の部分と第１素子範囲１１内のオーミック金属層５１）の表面を覆っている。表面金属層５２は、第１素子範囲１１内において、各凹部５１ａ内に充填されている。表面金属層５２の外周側の一部は、絶縁保護膜６０上に乗り上げている。したがって、絶縁保護膜６０の内周側の端部６０ａ（すなわち、開口８０の側面）において、表面金属層５２が絶縁保護膜６０に接している。表面金属層５２は、ニッケルにより構成されている。表面金属層５２（すなわち、ニッケル）は、はんだ濡れ性が高い。表面金属層５２（すなわち、ニッケル）の線膨張係数は、オーミック金属層５１（すなわち、ＡｌＳｉ）の線膨張係数よりも小さい。表面金属層５２には、はんだ層５５が接合されている。はんだ層５５によって、表面金属層５２は図示しない金属ブロックに接続されている。
半導体基板１８の下面１８ｂには、下部電極５４が配置されている。下部電極５４は、コレクタ領域２８にオーミック接触している。
次に、ＩＧＢＴ１０の動作について説明する。ＩＧＢＴ１０は、オーミック金属層５１と下部電極５４の間に下部電極５４側が高電位となる電圧が印加された状態で使用される。ゲート電極３０に閾値よりも高い電位を印加すると、ゲート絶縁膜３２に隣接する範囲でボディ領域２４内にチャネルが形成される。チャネルによって、エミッタ領域２２とドリフト領域２６が接続される。その結果、オーミック金属層５１から、エミッタ領域２２、チャネル、ドリフト領域２６、バッファ領域２７及びコレクタ領域２８を介して、下部電極５４へ電子が流れる。また、下部電極５４から、コレクタ領域２８、バッファ領域２７、ドリフト領域２６、ボディ領域２４を介して、オーミック金属層５１へ正孔が流れる。すなわち、ＩＧＢＴ１０がオンし、下部電極５４からオーミック金属層５１へ電流が流れる。
ゲート電極３０の電位を閾値よりも低い電位に低下させると、チャネルが消失する。すると、第１素子範囲１１と第２素子範囲１２内では、ボディ領域２４とドリフト領域２６の界面のｐｎ接合２５ａに逆電圧が印加される。このため、ｐｎ接合２５ａからボディ領域２４とドリフト領域２６に空乏層が広がる。ドリフト領域２６のｎ型不純物濃度が極めて低いので、ドリフト領域２６が広い範囲で空乏化される。また、ボディ領域２４に空乏層が広がる際に、空乏化される領域内に存在する正孔がドリフト領域２６内の電子と再結合して消滅する。したがって、空乏層が広がる際に、ボディ領域２４内に存在する正孔が減少する。
また、囲繞範囲１３内では、周辺ｐ型領域２９とドリフト領域２６の界面のｐｎ接合２５ｂに逆電圧が印加される。このため、ｐｎ接合２５ｂから周辺ｐ型領域２９とドリフト領域２６に空乏層が広がる。ｐｎ接合２５ｂから広がる空乏層によっても、ドリフト領域２６が空乏化される。また、周辺ｐ型領域２９に空乏層が広がる際に、空乏化される領域内に存在する正孔がドリフト領域２６内の電子と再結合して消滅する。したがって、空乏層が広がる際に、周辺ｐ型領域２９内に存在する正孔が減少する。
また、外周耐圧範囲１４内では、終端領域３４とドリフト領域２６の界面のｐｎ接合２５ｃに逆電圧が印加される。このため、ｐｎ接合２５ｃから終端領域３４とドリフト領域２６に空乏層が広がる。ｐｎ接合２５ｃからドリフト領域２６に広がる空乏層が最も内周側のガードリング３６に達すると、そのガードリング３６から周囲のドリフト領域２６に空乏層が広がる。最も内周側のガードリング３６からドリフト領域２６に広がる空乏層が、隣のガードリング３６に達すると、そのガードリング３６から周囲のドリフト領域２６に空乏層が広がる。このように、外周耐圧範囲１４内では、複数のガードリング３６を介して空乏層が外周側に伸びる。このため、外周耐圧範囲１４内では、ドリフト領域２６が、半導体基板１８の外周端面１８ｃ近傍まで空乏化される。
以上に説明したように、ゲート電極３０の電位を閾値よりも低い電位に低下させると、チャネルが消失するとともに、ドリフト領域２６が広い範囲で空乏化される。空乏層によって、ボディ領域２４がバッファ領域２７から分離される。このため、ゲート電極３０の電位を閾値よりも低い電位に低下させると、ＩＧＢＴ１０に流れる電流が停止する。すなわち、ＩＧＢＴ１０がオフする。
図４、５の等電位線９２は、ＩＧＢＴ１０がオフしている状態におけるドリフト領域２６内の電位分布を示している。図４、５に示す範囲において、ドリフト領域２６は全体が空乏化されている。また、周辺ｐ型領域２９とボディ領域２４は、その下端部の近傍で部分的に空乏化されているが、大部分が非空乏化領域となっている。
図５に示すように、第１素子範囲１１及び第２素子範囲１２では、トレンチ４０（すなわち、第１トレンチ４０ａと第２トレンチ４０ｂ）がボディ領域２４の下端よりも下側に突出しているので、トレンチ４０の下部ではボディ領域２４の下部よりも等電位線９２が下側にシフトしている。但し、ボディ領域２４の電位がゲート電極３０の電位と略等しく、かつ、ボディ領域２４の下端とゲート電極３０の下端との間で深さの差が小さいので、ボディ領域２４の下部とゲート電極３０の下部とで等電位線９２の深さの差はそれほど大きくない。
図４、５に示すように、囲繞範囲１３では、周辺ｐ型領域２９がボディ領域２４と略同じ深さまで広がっている。また、囲繞範囲１３では、第２トレンチ４０ｂが存在しないが、第１トレンチ４０ａが周辺ｐ型領域２９の下端よりも下側に突出している。囲繞範囲１３内の第１トレンチ４０ａの下端の位置は、第１素子範囲１１及び第２素子範囲１２内の第１トレンチ４０ａ及び第２トレンチ４０ｂの下端の位置と略等しい。このため、囲繞範囲１３内でも、第１素子範囲１１内及び第２素子範囲１２内と略同様の深さに等電位線９２が分布する。第１トレンチ４０ａの下部では周辺ｐ型領域２９の下部よりも等電位線９２が下側にシフトしている。周辺ｐ型領域２９の電位がゲート電極３０の電位と略等しく、かつ、周辺ｐ型領域２９の下端とゲート電極３０の下端との間で深さの差が小さいので、周辺ｐ型領域２９の下部とゲート電極３０の下部とで等電位線９２の深さの差はそれほど大きくない。
このように、第１素子範囲１１、第２素子範囲１２及び囲繞範囲１３の間で等電位線９２の深さに差が生じ難いので、このＩＧＢＴ１０では、囲繞範囲１３内及びその周辺において電界集中が抑制される。
ＩＧＢＴ１０がオフしている状態から再度、ゲート電極３０の電位が閾値よりも高い電位に引き上げられると、ボディ領域２４にチャネルが形成され、ドリフト領域２６の電位が低下する。すると、オーミック金属層５１からボディ領域２４に正孔が供給される。これによって、ボディ領域２４とドリフト領域２６の界面のｐｎ接合２５ａから伸びていた空乏層が収縮して消滅する。このため、ドリフト領域２６内を電子及び正孔が流れることが可能となり、ＩＧＢＴ１０がオンする。
また、ドリフト領域２６の電位が低下すると、オーミック金属層５１からボディ領域２４を介して周辺ｐ型領域２９に正孔が供給される。これによって、周辺ｐ型領域２９とドリフト領域２６の界面のｐｎ接合２５ｂから伸びていた空乏層が収縮して消滅する。このため、周辺ｐ型領域２９の下部のドリフト領域２６でも電子及び正孔が流れることが可能となる。これによって、ドリフト領域２６内における電子及び正孔が流れることが可能な領域の幅が広くなり、ドリフト領域２６の抵抗が小さくなる。したがって、このＩＧＢＴ１０では、定常損失が生じ難く、オン電圧が小さい。
また、ＩＧＢＴ１０がオンとオフを繰り返すことで、半導体基板１８の温度が繰り返し変化する。このため、半導体基板１８の上部のオーミック金属層５１、表面金属層５２及び絶縁保護膜６０の温度が繰り返し変化する。
オーミック金属層５１が表面金属層５２と接触している範囲（すなわち、第１素子範囲１１と囲繞範囲１３の内周側）では、オーミック金属層５１が表面金属層５２と共に熱膨張する。上述したように、表面金属層５２（すなわち、ニッケル）の線膨張係数は、オーミック金属層５１（すなわち、ＡｌＳｉ）の線膨張係数よりも小さい。このため、この範囲では、オーミック金属層５１の熱膨張が抑制される。第１素子範囲１１内では、表面金属層５２がオーミック金属層５１の上面の各凹部５１ａ内に充填されているので、オーミック金属層５１が表面金属層５２によって強く拘束される。このため、第１素子範囲１１内では、オーミック金属層の熱膨張量が小さい。他方、囲繞範囲１３内でオーミック金属層５１が表面金属層５２と接触している範囲（すなわち、囲繞範囲１３の内周側）では、オーミック金属層５１の上面に凹部５１ａが形成されておらず、当該上面が平坦である。このため、囲繞範囲１３の内周側では、第１素子範囲１１内に比べて、表面金属層５２によるオーミック金属層５１に対する拘束力が弱い。したがって、この範囲では、第１素子範囲１１内よりも、オーミック金属層５１の熱膨張量が大きい。
オーミック金属層５１が絶縁保護膜６０と接触している範囲（すなわち、囲繞範囲１３の外周側、第２素子範囲１２及び外周耐圧範囲１４）では、オーミック金属層５１が絶縁保護膜６０と共に熱膨張する。上述したように、絶縁保護膜６０（すなわち、ポリイミド）の線膨張係数は、オーミック金属層５１（すなわち、ＡｌＳｉ）の線膨張係数よりもわずかに大きい。このため、この範囲では、オーミック金属層５１の熱膨張量が図３に示す範囲内で最も大きい。
上述したように、実施例１のＩＧＢＴ１０では、絶縁保護膜６０の内周側の端部６０ａ（すなわち、開口８０の側面）が、囲繞範囲１３内（すなわち、上面が平坦なオーミック金属層５１上）に配置されている。このため、オーミック金属層５１の熱膨張量が比較的大きい範囲（囲繞範囲１３の内周側）と、オーミック金属層５１の熱膨張量が最も大きい範囲（囲繞範囲１３の外周側）とが隣接している。このため、絶縁保護膜６０の内周側の端部６０ａの周辺において、オーミック金属層５１の熱膨張量の差がそれほど大きくない。このため、端部６０ａの下部においてオーミック金属層５１に極端に大きい応力が生じ難い。したがって、端部６０ａの下部において、オーミック金属層５１にクラックが生じることが抑制される。実施例１のＩＧＢＴ１０は、高い信頼性を有している。
なお、実施例１のＩＧＢＴ１０では、表面金属層５２は、ステンシルマスク（半導体基板１８とは別体として用意されたマスクプレート）を介したスパッタリング（以下、マスクスパッタリングという）によって形成される。マスクスパッタリングは精度がそれほど高くないため、図３に示す表面金属層５２の外周側の端部５２ｂの位置のばらつきは大きい。表面金属層５２の外周側の端部５２ｂが、オーミック金属層５１の外周側の端部５２ｃよりも外周側に突出すると、外周耐圧範囲１４内のドリフト領域２６内の電位分布が乱れて、ＩＧＢＴ１０の耐圧が低下する。また、表面金属層５２の外周側の端部５２ｂが、絶縁保護膜６０の内周側の端部６０ａよりも内周側に位置すると、オーミック金属層５１が露出するため、信頼性が低下する。したがって、オーミック金属層５１の外周側の端部５２ｃと絶縁保護膜６０の内周側の端部６０ａの間の間隔を広く設け、その間隔の中に表面金属層５２の外周側の端部５２ｂを配置することが好ましい。この場合、オーミック金属層５１の外周側の端部５２ｃと囲繞範囲１３の間に第２素子範囲１２（すなわち、スイッチング素子として動作する範囲）を設けることで、半導体基板１８を有効に利用することができ、ＩＧＢＴ１０の電流容量を大きくすることができる。
ＩＧＢＴの製造工程において、半導体基板１８の上面１８ａをエッチングすることによって第１トレンチ４０ａと第２トレンチ４０ｂを形成することができる。このとき、囲繞範囲１３内には第２トレンチ４０ｂを形成しないので、囲繞範囲１３内では第１素子範囲１１及び第２素子範囲１２に比べてエッチングする領域が少ない。このため、囲繞範囲１３内では、未反応のエッチングガスの濃度が高くなり、囲繞範囲１３内の第１トレンチ４０ａを形成する領域においてエッチング速度が速くなる。このため、囲繞範囲１３内の第１トレンチ４０ａが、第１素子範囲１１及び第２素子範囲１２内の第１トレンチ４０ａよりもわずかに深くなる場合がある。実施例１の構造において囲繞範囲１３内で第１トレンチ４０ａが局所的に深くなると、その深い第１トレンチ４０ａの近傍でわずかであるが電界が集中し易くなる。実施例２では、このように第１トレンチ４０ａが局所的に深くなった場合でも、電界集中を抑制する。
実施例２のＩＧＢＴは、図６、７に示すように、周辺ｐ型領域２９が、ボディ領域２４よりも深い位置まで伸びている。また、周辺ｐ型領域２９のｐ型不純物濃度が、ボディ領域２４の低濃度領域２４ｂのｐ型不純物濃度よりも高い。実施例２のＩＧＢＴ１０のその他の構成は、実施例１と等しい。
この構造では、周辺ｐ型領域２９が第１トレンチ４０ａよりも深い位置まで広がっている。このため、各第１トレンチ４０ａの下側で、隣接する周辺ｐ型領域２９どうしが互いに接続されている。すなわち、第１トレンチ４０ａが、周辺ｐ型領域２９を貫通していない。この構造では、図６、７に示すように、ＩＧＢＴがオフしたときに、周辺ｐ型領域２９の下部において、等電位線９２が周辺ｐ型領域２９の下端に沿って横方向に直線状に伸びる。この構造では、等電位線９２の分布に第１トレンチ４０ａの深さが影響しない。したがって、第１トレンチ４０ａの深さによらず、安定して電界集中を抑制することができる。
また、実施例２では、周辺ｐ型領域２９のｐ型不純物濃度がボディ領域２４の低濃度領域２４ｂのｐ型不純物濃度が高い。したがって、周辺ｐ型領域２９内に空乏層が広がり難い。仮に、周辺ｐ型領域２９内で空乏層が第１トレンチ４０ａに達すると、第１トレンチ４０ａによって空乏層内の電位分布が影響を受ける。すなわち、第１トレンチ４０ａの深さによって空乏層内の電位分布が影響を受ける。実施例２のように周辺ｐ型領域２９のｐ型不純物濃度を高くすることで、第１トレンチ４０ａの深さの影響をより受け難くなる。
なお、上述した実施例１、２では、表面金属層５２をマスクスパッタリングによって形成した。しかしながら、表面金属層５２をメッキによって形成してもよい。この場合、図８に示すように、表面金属層５２の外周側の端部５２ｂが、絶縁保護膜６０上に乗り上げず、絶縁保護膜６０の内周側の端部６０ａ（すなわち、開口８０の側面）と接触する。この構成でも、上述した実施例と同様の効果を得ることができる。
また、上述した実施例１、２では、ＩＧＢＴについて説明したが、本明細書に開示の技術をＭＯＳＦＥＴ等の他のスイッチング素子に適用してもよい。実施例のコレクタ領域２８に代えて下部電極５４にオーミック接触するｎ型領域（ドレイン領域）を設けることで、ｎチャネル型のＭＯＳＦＥＴを得ることができる。また、ｎチャネル型のＭＯＳＦＥＴにおいてｎ型領域とｐ型領域を反転させることで、ｐチャネル型のＭＯＳＦＥＴを得ることができる。
上述した実施例の構成要素と請求項の構成要素の関係について説明する。実施例のオーミック金属層５１は、請求項の第１金属層の一例である。実施例の表面金属層５２は、請求項の第２金属層の一例である。実施例のエミッタ領域２２は、請求項の第１領域の一例である。実施例のドリフト領域２６は請求項の第２領域の一例である。実施例の周辺ｐ型領域２９は、請求項の周辺第２導電型領域の一例である。実施例の囲繞範囲１３のうちの第１素子範囲１１に対してｘ方向において隣接する部分は、請求項の無効範囲の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の構成では、周辺第２導電型領域の下端が、無効範囲内の第１トレンチの下端よりも下側に位置する。
この構成によれば、スイッチング素子の耐圧が第１トレンチの深さの影響を受け難くなる。
本明細書が開示する一例の構成では、周辺第２導電型領域の第２導電型不純物濃度が、ボディ領域の第１領域の下側に位置する部分の第２導電型不純物濃度よりも高い。
この構成によれば、スイッチング素子の耐圧が第１トレンチの深さの影響をさらに受け難くなる。
本明細書が開示する一例の構成では、半導体基板が、無効範囲と半導体基板の外周端面の間に配置されている外周耐圧範囲を有している。外周耐圧範囲内に、半導体基板の上面に露出しており、第１素子範囲と無効範囲を囲んでおり、第１金属層から電気的に分離されている第２導電型のガードリングが設けられている。
この構成によれば、スイッチング素子の耐圧をより向上させることができる。
本明細書が開示する一例の構成では、半導体基板が、無効範囲と外周耐圧範囲の間に配置されている第２素子範囲を有している。第１トレンチが、第１素子範囲と無効範囲と第２素子範囲に跨って伸びている。第２素子範囲内では、各トレンチ間領域内の半導体基板の上面に、複数の第２トレンチが設けられている。第２素子範囲内では、半導体基板の上面を覆っている部分の前記層間絶縁膜にコンタクトホールが設けられている。第１金属層が、第２素子範囲内のコンタクトホール内で半導体基板の上面に接している。絶縁保護膜が、第２素子範囲内の第１金属層を覆っている。第２金属層が、開口内の第１金属層上から絶縁保護膜上に跨って配置されている。第２金属層の外周側端部が、第１金属層の外周側端部よりも内周側に位置している。第２素子範囲内の各トレンチ間領域が、第１領域と、ボディ領域を有している。
スイッチング素子の信頼性の確保のために、絶縁保護膜の内周側端部と第１金属層の外周側端部の間に間隔を設け、その間隔の中に第２金属層の外周側端部を配置することが好ましい。この間隔部分に第２素子範囲（スイッチング素子として機能する範囲）を設けることで、スイッチング素子の電流容量を増加させることができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１１ ：第１素子範囲
１２ ：第２素子範囲
１３ ：囲繞範囲
１４ ：外周耐圧範囲
１８ ：半導体基板
２２ ：エミッタ領域
２４ ：ボディ領域
２６ ：ドリフト領域
２７ ：バッファ領域
２８ ：コレクタ領域
２９ ：周辺ｐ型領域
３０ ：ゲート電極
３２ ：ゲート絶縁膜
３４ ：終端領域
３６ ：ガードリング
４０ ：トレンチ
４０ａ：第１トレンチ
４０ｂ：第２トレンチ
４２ ：トレンチ間領域
４３ ：セル領域
５１ ：オーミック金属層
５２ ：表面金属層
５４ ：下部電極
５５ ：はんだ層
６０ ：絶縁保護膜
６２ ：層間絶縁膜
６２ａ：コンタクトホール
８０ ：開口

Claims (5)

  1. 半導体基板とゲート絶縁膜とゲート電極と層間絶縁膜と第１金属層と第２金属層と絶縁保護膜を備えているスイッチング素子であり、
    前記半導体基板が、第１素子範囲と、前記第１素子範囲と前記半導体基板の外周端面の間に配置されている無効範囲を有しており、
    前記半導体基板の上面に、前記第１素子範囲と前記無効範囲に跨って伸びており、第１方向に沿って互いに平行に伸びる複数の第１トレンチが設けられており、
    前記上面を平面視したときに前記第１トレンチによって挟まれている各領域をトレンチ間領域とし、
    前記第１素子範囲内では、各トレンチ間領域内の前記上面に、前記第１方向に間隔を開けて複数の第２トレンチが設けられており、
    前記各第２トレンチが、その両側の２つの前記第１トレンチに接続されており、
    前記無効範囲内では、各トレンチ間領域内の前記上面に、前記第２トレンチが設けられておらず、
    前記無効範囲の前記第１方向における幅が、前記第２トレンチの前記第１方向におけるピッチよりも広く、
    前記ゲート絶縁膜が、前記第１トレンチの内面と前記第２トレンチの内面を覆っており、
    前記ゲート電極が、前記第１トレンチの内部と前記第２トレンチの内部に跨って配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されており、
    前記層間絶縁膜が、前記第１素子範囲から前記無効範囲に亘る範囲において前記上面と前記ゲート電極を覆っており、
    前記第１素子範囲内では、前記上面を覆っている部分の前記層間絶縁膜にコンタクトホールが設けられており、
    前記無効範囲内では、前記上面を覆っている部分の前記層間絶縁膜にコンタクトホールが設けられておらず、
    前記第１金属層が、前記層間絶縁膜を覆っており、前記層間絶縁膜によって前記ゲート電極から絶縁されており、前記コンタクトホール内で前記半導体基板に接しており、
    前記第１金属層の表面には、前記コンタクトホールの上部に凹部が設けられており、
    前記絶縁保護膜が、前記無効範囲内の前記第１金属層の外周側の部分を覆っており、
    前記絶縁保護膜には、前記第１素子範囲を含む前記第１素子範囲よりも広い範囲に開口が設けられており、前記開口の側面が前記無効範囲内に配置されており、
    前記第２金属層が、前記開口内において前記第１金属層の前記表面に接しているとともに前記開口の前記側面に接しており、前記第１金属層よりも小さい線膨張係数を有しており、
    前記第１素子範囲内の前記各トレンチ間領域が、
    前記第１金属層と前記ゲート絶縁膜に接している第１導電型の第１領域と、
    前記第１金属層に接しており、前記第１領域の下側で前記ゲート絶縁膜に接している第２導電型のボディ領域、
    を備えており、
    前記無効範囲内の前記各トレンチ間領域が、前記ボディ領域に接続されている第２導電型の周辺第２導電型領域を備えており、
    前記半導体基板が、前記ボディ領域の下部と前記周辺第２導電型領域の下部に跨って配置されており、前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記ボディ領域によって前記第１領域から分離されている第１導電型の第２領域を備えている、
    スイッチング素子。
  2. 前記周辺第２導電型領域の下端が、前記無効範囲内の前記第１トレンチの下端よりも下側に位置する請求項１のスイッチング素子。
  3. 前記周辺第２導電型領域の第２導電型不純物濃度が、前記ボディ領域の前記第１領域の下側に位置する部分の第２導電型不純物濃度よりも高い請求項２のスイッチング素子。
  4. 前記半導体基板が、前記無効範囲と前記半導体基板の前記外周端面の間に配置されている外周耐圧範囲を有しており、
    前記外周耐圧範囲内に、前記上面に露出しており、前記第１素子範囲と前記無効範囲を囲んでおり、前記第１金属層から電気的に分離されている第２導電型のガードリングが設けられている請求項１〜３のいずれか一項のスイッチング素子。
  5. 前記半導体基板が、前記無効範囲と前記外周耐圧範囲の間に配置されている第２素子範囲を有しており、
    前記第１トレンチが、前記第１素子範囲と前記無効範囲と前記第２素子範囲に跨って伸びており、
    前記第２素子範囲内では、各トレンチ間領域内の前記上面に、複数の前記第２トレンチが設けられており、
    前記第２素子範囲内では、前記上面を覆っている部分の前記層間絶縁膜にコンタクトホールが設けられており、
    前記第１金属層が、前記第２素子範囲内の前記コンタクトホール内で前記上面に接しており、
    前記絶縁保護膜が、前記第２素子範囲内の前記第１金属層を覆っており、
    前記第２金属層が、前記開口内の前記第１金属層上から前記絶縁保護膜上に跨って配置されており、
    前記第２金属層の外周側端部が、前記第１金属層の外周側端部よりも内周側に位置しており、
    前記第２素子範囲内の前記各トレンチ間領域が、前記第１領域と、前記ボディ領域を有している、
    請求項４のスイッチング素子。
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