JP2008305948A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】スイッチング素子に短絡電流が流れてから外部に設けられた保護回路が機能するまでの間の放熱性を向上させることができる半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板10に接する第1表面電極18および第1裏面電極31の厚さをシリコン基板10の厚さの3%以上とする。これにより、半導体チップ1に短絡電流が流れ、半導体チップ1に接続された保護回路が機能し始める前に半導体チップ1に生じた熱を第1表面電極18および第1裏面電極31によってシリコン基板10から放出し、ひいてはIGBTの破壊を防止する。
【選択図】図1
【解決手段】シリコン基板10に接する第1表面電極18および第1裏面電極31の厚さをシリコン基板10の厚さの3%以上とする。これにより、半導体チップ1に短絡電流が流れ、半導体チップ1に接続された保護回路が機能し始める前に半導体チップ1に生じた熱を第1表面電極18および第1裏面電極31によってシリコン基板10から放出し、ひいてはIGBTの破壊を防止する。
【選択図】図1
Description
本発明は、半導体基板の表面側に形成された電極と裏面側に形成された裏面電極との間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置およびその製造方法に関する。
従来より、IGBT等のスイッチング素子が形成された半導体チップに保護回路を接続し、第1段階として異常短絡時に保護回路によって半導体チップに流れる過電流を検出すると共に、保護回路によってゲート電圧を下げ、第2段階として外部の制御回路によってゲート電圧を遮断する方式が知られている。
図6は、半導体チップに保護回路を接続した回路図であり、負荷駆動回路である。この図に示されるように、IGBT60が直列に接続されてインバータが構成され、電圧VCC側のIGBT60のコレクタ端子に負荷61であるコイルが接続されている。
各IGBT60のうち、グランド側のIGBT60のゲートはゲート抵抗62を介して制御回路63に接続されている。当該制御回路63は、IGBT60のゲートをスイッチング駆動する機能を有している。これにより、負荷61にはスイッチング電流が流れる。また、IGBT60のエミッタのうちメインセル側はグランドに接続され、当該エミッタからグランドにメイン電流が流れる。他方、IGBT60のエミッタのうち電流検出セル側は抵抗64、65を介してグランドに接続され、当該エミッタからグランドにセンス電流が流れる。
さらに、グランド側のIGBT60にはトランジスタで構成される保護回路66が接続されている。具体的には、保護回路66としてのトランジスタのゲートがIGBT60のコレクタに、エミッタがIGBT60のゲートに接続されている。
このような構成の回路において、IGBT60が短絡すると、図7に示される短絡電流が流れる。すなわち、センス電流が過電流となって流れると、第1段階として保護回路66であるトランジスタのゲートがオンするため、IGBT60のゲート電圧が下がる。これにより、図7に示されるように、短絡電流は急増した後、一時的に減少する。
また、過電流となったセンス電流が抵抗64、65に流れるため、抵抗64、65の間の電圧が制御回路63によってモニタされることでIGBT60に過電流が流れていることが検出される。そして、第2段階として制御回路63内の保護機能によってゲート抵抗62が大きくなるように制御回路63内で抵抗が切り替えられていき、やがてIGBT60がオフされる。これにより、図7に示されるように、IGBT60に短絡電流が流れなくなる。
なお、電圧VCC側のIGBT60についてもグランド側のものと同様に保護回路66および制御回路63が接続され、IGBT60に過電流が流れた場合にこれらが機能することでIGBT60がオフされるようになっている。
しかしながら、IGBT60のターンオン時におけるdi/dtが例えば2000A/μsecとなるようにゲート抵抗62を調整した場合、保護回路66が過電流を検出してから機能し始めるまでに半導体チップに流れる電流が2000A以上に上昇し、半導体チップの温度が上昇してIGBT60が破壊に至ってしまう。この過電流を抑えるために、センス電流を下げると、定常動作時に過電流を検出できず、IGBT60が誤作動を起こす可能性がある。また、ゲート抵抗62を大きくしてIGBT60のターンオン時のdi/dtを下げると、ターンオン損失が増大してしまう。
他方、過電流検出から保護までの時間をさらに短くするために、半導体チップ内に保護回路を内蔵する方法が考えられる。しかし、素子プロセスが複雑になる上、素子サイズが大きくなり、チップの取れ数が少なくなってしまう。
このように、IGBT60に保護回路66を接続することで過電流を検出することができるものの、保護回路66は半導体チップに対して外付けであることや、IGBT60の停止については保護回路66のスイッチングスピードによるところがあり、過電流の検出から保護回路66が機能し始めるまでに数μ秒以上かかってしまう。これにより、保護回路66が機能する前に過電流による異常発熱でIGBT60が破壊してしまう可能性がある。このように、保護回路66のみによるIGBT60の異常短絡保護には限界がある。
そこで、MOS構造部分の熱抵抗を小さくすることで熱的耐量を高くする半導体装置が、例えば特許文献1で提案されている。この特許文献1では、ゲート絶縁膜が半導体基板に接する部分を、炭化シリコン、ダイヤモンド、窒化アルミニウムまたは酸化アルミニウムなどの、二酸化シリコンよりも熱抵抗の低い絶縁膜で形成することによって、MOS構造部分の熱抵抗を小さくする構造が提案されている。
特開2004−228172号公報
しかしながら、近年では、半導体チップの薄膜化や電流能力の向上が進んでいるため、上記従来の技術に示されるような熱抵抗の低い絶縁膜の放熱性だけでは限界があり、効率的な放熱を十分に行うことができない可能性がある。したがって、異常短絡時の更なる熱破壊耐量を向上させるためには、時系列的に半導体チップに発生する熱を効率的に放熱分担できる電極構造が必要であり、当該電極構造を保護回路66とリンクさせる必要がある。
本発明は、上記点に鑑み、スイッチング素子に短絡電流が流れてから外部に設けられた保護回路が機能するまでの間の放熱性を向上させることができる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、本発明は、第1導電型半導体基板(10)を備え、第1導電型半導体基板(10)のうち表面側に第2導電型ベース層(11)が形成され、第1導電型半導体基板(10)のうち裏面側に第1導電型半導体基板(10)よりも不純物濃度が高い第1導電型フィールドストップ層(29)が形成されており、第1導電型半導体基板(10)の表面に接するように形成された複数の層で構成される表面電極(18、25、26)と第1導電型半導体基板(10)の裏面に接するように形成された複数の層で構成される裏面電極(31〜33)とを有し、表面電極(18、25、26)と裏面電極(31〜33)との間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置であって、表面電極(18、25、26)が接する第1導電型半導体基板(10)の表面と裏面電極(31〜33)が接する第1導電型半導体基板(10)の裏面との間を第1導電型半導体基板(10)の厚さと定義したとき、表面電極(18、25、26)のうち第1導電型半導体基板(10)と接する電極層(18)は第1導電型半導体基板(10)の厚さの3%以上の厚さになっており、かつ、裏面電極(31〜33)のうち第1導電型半導体基板(10)と接する電極層(31)は第1導電型半導体基板(10)の厚さの3%以上の厚さになっていることを特徴とする。
これによると、半導体素子に短絡電流が流れた場合、第1導電型半導体基板(10)のうち表面側の第2導電型ベース層(11)と第1導電型半導体基板(10)との界面、および第1導電型半導体基板(10)の裏面側の第1導電型フィールドストップ層(29)と第1導電型半導体基板(10)との界面が熱発生源となって熱が発生したとしても、第1導電型半導体基板(10)の両面に設けられた表面電極(18、25、26)および裏面電極(31〜33)によって放熱することができる。
このような半導体装置に保護回路(66)が接続される場合、保護回路(66)が機能し始めるまでに第1導電型半導体基板(10)に生じた熱を表面電極(18、25、26)および裏面電極(31〜33)によって放出することができ、半導体素子の破壊を防止することができる。
また、表面電極(18、25、26)のうち最上層の電極層(26)および裏面電極(31〜33)のうち最上層の電極層(33)に、はんだ(51)を介してヒートシンク(52、53)をそれぞれ接合する形態とすることができる。
このように、両面放熱構造とすることで、半導体装置に接続された保護回路(66)が機能し始めた後に半導体装置に蓄積された熱を半導体装置外部に効率的に放出することができる(図5参照)。すなわち、半導体装置に発生する熱を時系列的に効率的に放熱することができる。
上記では、半導体装置の構成について述べたが、半導体装置の製造方法についても同様のことが言える。すなわち、第1導電型半導体基板(10)の表裏面に当該第1導電型半導体基板(10)の厚さの3%以上の厚さの電極層(18、33)をそれぞれ形成することにより、半導体装置そのものの放熱性を高めることができる。
負荷駆動回路として、上記半導体装置と、半導体装置の半導体素子に短絡電流が流れた場合にオンすることで半導体素子に流れる短絡電流を小さくする保護回路(66)と、半導体装置の半導体素子をスイッチング駆動することで負荷(61)にスイッチング電流を流すものであり、保護回路(66)がオンした場合、半導体素子のスイッチング駆動をオフする制御回路(63)とを備えた構成とすることができる。
このような構成によると、半導体装置に短絡電流が流れた場合、保護回路(66)が機能し始めるまでは半導体装置そのものの放熱性によって第1導電型半導体基板(10)に生じる熱を表面電極(18、25、26)および裏面電極(31〜33)に蓄積させ、保護回路(66)が機能し始めた後はヒートシンク(52、53)によって半導体装置外部に熱を放出することができる。また、保護回路(66)が機能した後、制御回路(63)が半導体素子のスイッチング駆動を停止することで、半導体装置に短絡電流が流れないようにすることができ、半導体装置の破壊を防止することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、また、以下の各実施形態で示されるN−型、N+型は本発明の第1導電型に対応し、P型、P+型は本発明の第2導電型に対応している。
(第1実施形態)
以下、本発明の第1実施形態について図を参照して説明する。本実施形態で示される半導体装置は、例えば自動車等の車両に搭載され、車両用電子装置を駆動するための装置として用いられる。
以下、本発明の第1実施形態について図を参照して説明する。本実施形態で示される半導体装置は、例えば自動車等の車両に搭載され、車両用電子装置を駆動するための装置として用いられる。
図1は、本発明の一実施形態に係る半導体装置としての半導体チップの概略断面図である。本実施形態では、半導体チップとして、トレンチゲート構造を有するFS型のIGBT(絶縁ゲート型バイポーラトランジスタの略称)について説明する。
半導体チップ1は、半導体基板としてN−型のシリコン基板10(以下ではN−型ドリフト層10とも言う)を用いて形成されたものであり、半導体チップ1は、セル部2と、セル部2の外周に形成された外周耐圧部3とが備えられた構成となっている。本実施形態では、FZ(フローティングゾーン)法により育成されたFZ結晶のウェハをシリコン基板10として用いている。
セル部2には、多数のIGBTが形成されている。半導体チップ1において、N−型ドリフト層10の表層部に第1P型ベース層11が形成され、第1P型ベース層11の表層部に当該第1P型ベース層11よりも濃度が高い第2P型ベース層12が形成されている。なお、第1P型ベース層11は、本発明の第2導電型ベース層に相当する。
また、第2P型ベース層12の表層部にN+型ソース層13が形成されている。これら、N+型ソース層13と第1、第2P型ベース層11、12とを貫通してN−型ドリフト層10に達するようにトレンチ14が形成され、このトレンチ14の内壁表面にゲート絶縁膜15とゲート層16とが順に形成され、これらトレンチ14、ゲート絶縁膜15、ゲート層16からなるトレンチゲート構造が構成されている。
本実施形態では、図1に示されるように、トレンチ14間に第2P型ベース層12およびN+型ソース層13が形成された領域と形成されていない領域とが交互に配置された形態とされている。また、N+型ソース層13の一部とトレンチゲート構造とが層間絶縁膜17にて覆われている。この層間絶縁膜17は、トレンチ14間に第1P型ベース層11のみが形成された領域にも覆われている。したがって、図1に示されるように、層間絶縁膜17のパターン形状から第2P型ベース層12およびN+型ソース層13の一部が露出するコンタクトホール17aが設けられる。
そして、シリコン基板10の表面において、複数のトレンチゲート構造上にまたがるように、第2P型ベース層12とN+型ソース層13とに接するように第1表面電極18が形成され、多数のIGBTを共通に接続されている。
この第1表面電極18は、熱伝導が良好な材質のもの、例えばAl−Si−Cu等のAlを主成分とするAl合金からなる金属材料で構成され、例えばスパッタリングにより形成される。本実施形態では、第1表面電極18として熱容量が大きいAlSiが採用される。
他方、外周耐圧部3には、N−型ドリフト層10の表層部に形成されたP型層19と、LOCOS酸化膜20および層間絶縁膜17を介してP型層19の上に形成されたフィールドプレートとしての第1内周耐圧電極21とが備えられている。また、N−型ドリフト層10の表層部に形成されたN+型層22と、このN+型層22と接するように形成された最外周リングとしての外周耐圧電極23が備えられている。
これら第1内周耐圧電極21および外周耐圧電極23により、静的な素子耐圧を確保すると共に、半導体チップ1にサージが印加されたときにIGBT内部に発生する電界集中を緩和させ、電界強度を低下させられるようになっている。なお、第1内周耐圧電極21、外周耐圧電極23には、第1表面電極18と同様に、例えばAlSiが採用される。
そして、セル部2および外周耐圧部3において、第1表面電極18、第1内周耐圧電極21、および外周耐圧電極23を覆う保護膜24が形成され、セル部2および外周耐圧部3の表面が保護されている。この保護膜24は、図1に示されるように、第1表面電極18および第1内周耐圧電極21の一部が露出するようにパターニングされている。本実施形態では、この保護膜24に例えばポリイミドが採用される。
保護膜24のうち第1表面電極18が露出した部分には第2表面電極25が形成されており、その第2表面電極25の表面にメッキ層26が形成されている。したがって、第1、第2表面電極18、25およびメッキ層26によってIGBTのエミッタ電極が構成されている。同様に、保護膜24のうち第1内周耐圧電極21が露出した部分に第2内周耐圧電極27が形成されており、その第2内周耐圧電極27の表面にメッキ層28が形成されている。
本実施形態では、第2表面電極25、第2内周耐圧電極27および各メッキ層26、28はそれぞれ湿式めっきの方法によって形成される。これら第2表面電極25、第2内周耐圧電極27には例えばNi(ニッケル)が採用され、各メッキ層26、28には、例えばAu(金)が採用される。なお、第1表面電極18、第2表面電極25、およびメッキ層26は、本発明の表面電極に相当する。
半導体チップ1の裏面構造は、セル部2および外周耐圧部3で共通になっており、シリコン基板10の裏面にN+型層29およびP+型層30が順に形成されている。これらN+型層29がFS(Field stop)層として機能し、P+型層30がコレクタ層として機能する。これらN+型層29およびP+型層30により、シリコン基板10の厚さを小さくすることができ、IGBTのオン電圧、耐圧等の特性を確保することができる。なお、N+型層29は、本発明の第1導電型フィールドストップ層に相当する。
このP+型層30の表面には第1裏面電極31がスパッタリングにより形成され、第1裏面電極31の表面に第2裏面電極32が形成されている。
これら第1、第2裏面電極31、32の境界は、図1に示されるようにでこぼこになっている。これは、形成された第1裏面電極31の熱処理がなされずに結晶性が緻密化されていないため、第1裏面電極31を湿式エッチングした際、第1裏面電極31の表面が溶融除去されて凹凸が形成されたためである。こうして表面が粗くされた第1裏面電極31の表面に湿式めっきにて第2裏面電極32が形成されることとなる。このように第1裏面電極31の表面が凹凸形状になっていることで、第1裏面電極31に対する第2裏面電極32の接着面積が増加させることができると共に密着力を向上させることができる。
そして、第2裏面電極32の表面にメッキ層33が形成されている。これら第1、第2裏面電極31、32、およびメッキ層33は、IGBTのコレクタ電極としての機能を果たす。このうち、第1裏面電極31として、例えば熱容量が大きいAlSiが採用される。また、第2裏面電極32およびメッキ層33は湿式めっきの方法により形成され、第2裏面電極32には例えばNiが採用され、メッキ層33には例えばAuが採用される。
なお、第1裏面電極31、第2裏面電極32、およびメッキ層33は、本発明の裏面電極に相当する。
上記構成を有する半導体チップ1において、表面電極および裏面電極について説明する。まず、シリコン基板10の厚さを定義する。具体的には、半導体チップ1のうち、シリコン基板10の裏面側のP+型層30の表面と、シリコン基板10の表面側の第2P型ベース層12の表面との間をシリコン基板10の厚さとする。つまり、シリコン基板10の厚さは、第1表面電極18が接するシリコン基板10の表面と第1裏面電極31が接するシリコン基板10の裏面との間と定義できる。当該シリコン基板10の厚さは、例えば150μmである。
そして、第2P型ベース層12と接する第1表面電極18は、シリコン基板10の厚さの3%以上の厚さになっている。同様に、N+型層29と接する第1裏面電極31もシリコン基板10の厚さの3%以上の厚さとなっている。
また、上記のようにシリコン基板10の厚さを定義した場合、第2P型ベース層12の深さは、IGBTの耐圧と低オン電圧設計から決まり、例えばシリコン基板10の厚さの2〜3%の深さになっている。さらに、N+型層29の深さは、IGBTの素子耐圧から決まり、例えばシリコン基板10の厚さの0.5〜3%の深さになっている。以上が、本実施形態に係る半導体チップ1の全体構成である。
次に、上記した半導体チップ1の製造方法について、図2に示す工程図を参照して説明する。図2は、半導体チップ1を製造するための製造工程の流れを示した図である。なお、図2では外周耐圧部3、IGBT素子を省略してある。
まず、FZ法により育成されたウェハ(N−型のシリコン基板10)を用意し、このウェハ内に多数のIGBTを形成する。製造工程図は示さないが、N−型ドリフト層10の表層部にトレンチ14を形成し、このトレンチ14の内壁表面にゲート絶縁膜15とゲート層16とを形成してトレンチゲート構造を設ける。
続いて、第1、第2P型ベース層11、12とN+型ソース層13とを形成する。このとき、トレンチ14間に第2P型ベース層12およびN+型ソース層13が形成された領域と形成されていない領域とを交互に配置する。
この後、N+型ソース層13の一部、トレンチゲート構造、およびトレンチ14間に第1P型ベース層11のみが形成された領域をBPSG等の層間絶縁膜17にて覆う。このようなIGBTが多数形成されたウェハの厚さは、約650μmである。
以下、図2に示される製造工程のフローに沿って説明する。まず、金属膜形成工程にて、IGBTが形成されたN−型ドリフト層10上にスパッタリングによって金属膜40を形成する(図2(a)参照)。この金属膜40は、第1表面電極18、第1内周耐圧電極21、および外周耐圧電極23となるものである。この金属膜40として熱容量が大きいAlSiが採用される。
金属膜40の厚さは、第1表面電極18の厚さがシリコン基板10の厚さの3%以上となるように、この後の工程におけるエッチング食われを考慮して(シリコン基板10の厚さの3%)+1μm以上としている。具体的には、IGBTの耐圧を1300Vとし、シリコン基板10の厚さを100〜150μmとして、金属膜40の厚さを例えば6μmとしている。
そして、パターニング工程にて、金属膜40をパターニングして、第1表面電極18、第1内周耐圧電極21、および外周耐圧電極23を形成する。パターニング後、熱処理工程にて、200〜500℃程度で熱処理(シンタリング)を行う。この熱処理を行うことで、第1表面電極18の表面を平面化させると共に、第1表面電極18を緻密化させる、すなわち第1表面電極18の結晶性を向上させる。
続いて、裏面バックエッチ工程にて、ウェハを薄厚化させる。具体的には、ウェハのうち第1表面電極18等が形成された表面側にバックグラインドテープや支持基盤等を貼り付けてウェハを裏返し、ウェハ裏面をバックグラインドやエッチング等により所望の厚さまで研削する。本実施形態では、IGBTの耐圧を考慮して、ウェハを100〜150μmの厚さまで削った。
この後、裏面イオン注入工程にて、例えばN型不純物であるリンをイオン注入し、続いて例えばP型不純物であるボロンをイオン注入することで、ウェハの裏面側にN+型層29およびP+型層30を形成する。そして、ウェハの表面側に貼り付けられたバックグラインドテープを外し、熱処理工程にて、活性化させるために300〜500℃でウェハをアニールする。これにより、深さが例えば1μmのN+型層29、および深さが例えば0.3μmのP+型層30を形成する。
次に、保護膜形成工程にて、保護膜24を形成する。具体的には、ウェハの表裏を逆転させて、ウェハの表面側全体に樹脂膜を形成し、樹脂膜の表面にフォトレジストを塗布する。樹脂膜として、ポリイミドを用いる。そして、樹脂膜のうち第2表面電極25および第2内周耐圧電極27が形成される部分が開口するようにフォトレジストを露光してパターニングする。そして、フォトレジストが開口した部分の樹脂膜をエッチングして除去し、フォトレジストを除去する。
続いて、第1裏面電極形成工程にて、ウェハの裏面側に第1裏面電極31を形成する(図2(b)参照)。まず、ウェハの表裏を再び逆転させて、ウェハ裏面側のP+型層30の表面に第1裏面電極31をスパッタリングにより堆積させる。この第1裏面電極31の厚さは、上述のようにシリコン基板10の厚さの3%以上とし、金属膜40の厚さと同じ6μmとしている。本工程では、第1裏面電極31に対して熱処理を行わない。これは、第1裏面電極31を形成する前のウェハの裏面側が平らであり、形成された第1裏面電極31の表面も平らになるので、熱処理による平面化を行う必要がないためである。
そして、両面湿式エッチング工程にて、ウェハの表裏面を同時に湿式エッチングする(図2(c)参照)。これにより、ウェハの表面側では、第1表面電極18が熱処理されて緻密化されているため、エッチングによって溶解除去されずに表面の凹凸が激しくなることはない。他方、ウェハの裏面側では、第1裏面電極31が形成された後、熱処理が行われていないため、エッチングによって第1裏面電極31の表面の溶融除去によって凹凸が生じる。この両面湿式エッチング工程では、第1表面電極18および第1裏面電極31にそれぞれ0.2〜1μmのエッチング食われが生じた。
この後、両面湿式めっき工程にて、ウェハ表裏面に同時に湿式めっきを行う(図2(d)参照)。本工程では、まず、ウェハ表裏面に同時に例えばNiをめっきする。これにより、ウェハ表面側に第2表面電極25および第2内周耐圧電極27を形成し、ウェハ裏面側に第2裏面電極32を形成する。Niは膜応力が大きい物質であるが、ウェハ表裏面に同時にめっき処理することで、ウェハ表裏面それぞれの各電極に生じる膜応力を相殺することができ、ウェハの反りを抑制することができる。例えば、ウェハの厚さが百数十μmの厚さであって、第2表面電極25および第2裏面電極32の厚さを5μmとすると、ウェハの反りを0.5μm以下に抑えることができる。
そして、ウェハ表裏面に同時に湿式めっきを施し、第2表面電極25の表面、第2内周耐圧電極27、第2裏面電極32の各表面それぞれに例えばAuのメッキ層26、28、33を形成する。このように、メッキ層26、28、33をウェハ表裏面に同時にそれぞれ形成することにより、メッキ層26、28、33にそれぞれ生じる膜応力をウェハ表裏面で相殺することができ、ひいてはウェハの反りを抑制することができる。
この後、ウェハをスクライブラインに沿ってダイシングカットし、個々の半導体チップ1に分割する。図3は、半導体チップ1を用いた半導体パッケージを示す概略断面図である。この図に示されるように、半導体チップ1の表裏面にはんだ51を介して銅で構成されるヒートシンク52、53を接合し、半導体チップ1のゲート電極パッドとリード端子54とをゲートワイヤ55で接続して図示しないモールド樹脂でモールドすることで半導体パッケージ50が完成する。
なお、図3に示されるように半導体チップ1を実装した場合、半導体パッケージ50に冷熱サイクル等のストレスが印加したとしても、上記各工程において、第1表面電極18と第1裏面電極31との各表面に凹凸を設けてある。このため、半導体チップ1において第2表面電極25および第2裏面電極32が同等の密着力でそれぞれ第1表面電極18および第1裏面電極31に接合しているために密着強度は高く、密着力の差に起因する第2表面電極25または第2裏面電極32の剥離やシリコン基板10の破壊を防止でき、半導体チップ1の高信頼性を確保することができる。
上記のようにして半導体パッケージ50とされたものは、図6に示される負荷駆動回路に組み込まれる。制御回路63によって、IGBTのゲートがスイッチング駆動されると、負荷61にスイッチング電流が流れるようになっている。
次に、IGBTが短絡して短絡電流が流れた場合の作動について図4および図5を参照して説明する。図4は、半導体チップ1の断面プロファイルに対するシリコン基板10の不純物濃度および電界強度の各分布を示した図である。
まず、半導体チップ1は、図3に示される半導体パッケージ50の形態で図6に示される負荷駆動回路に組み込まれる。そして、IGBTの異常短絡時では、図4に示されるように、シリコン基板10の表面側において第1P型ベース層11/N−型ドリフト層10の界面、およびシリコン基板10の裏面側においてN+型層29/N−型ドリフト層10の界面にそれぞれ電界強度分布のピーク(図4に示される破線の2つのピーク)が現れる。
この場合、主な熱の発生源は電界強度のピークが現れる上記各界面、すなわち表面PN界面、および裏面N+/N−界面であり、これらの界面に発生する熱を図6で示された保護回路66が機能し始める前の数μsec以内で放熱する。
この放熱を十分にするためには、熱発生源を熱容量の高い電極の近くにするか、熱容量が大きい電極の厚さを十分にする必要がある。すなわち、放熱は、シリコン基板10に接する熱容量が大きいAlSiで形成された第1表面電極18および第1裏面電極31から行うこととなる。
熱発生源は、上記のように、素子耐圧に関係したシリコン基板10の厚さから決まるため、第1表面電極18および第1裏面電極31の各厚さをシリコン基板10の厚さの3%以上としている。図4に示される電界強度のピークは、シリコン基板10の表面から、または裏面から3μm程度の深さに存在するため、第1表面電極18および第1裏面電極31を熱容量が大きいAlSiでシリコン基板10の厚さの3%以上に形成することで、シリコン基板10の両面から効率的に熱を分散することができる。なお、素子の応力を均等にするため、第1表面電極18および第1裏面電極31の厚さを均等にすることが望ましい。
以上のように、半導体チップ1は、図6に示される保護回路66が機能し始めるまで自発的に熱を分散するが、保護回路66が機能し始めてから制御回路63の保護機能が機能し始めるまでの間、図7に示されるように短絡電流の電流値は一定に抑えられているものの半導体チップ1では熱の発生は続き、当該熱はシリコン基板10、第1表面電極18、第1裏面電極31に蓄積されていく。
しかしながら、図3に示されるように、半導体チップ1の両面にヒートシンク52、53が接続された両面放熱構造とされることで、シリコン基板10、第1表面電極18、第1裏面電極31に蓄積された熱が効率的に半導体パッケージ50外部に放出される。これにより、異常短絡発生からゲート制御の遮断までの間、効率的に放熱を行なうことができ、IGBTの破壊を防止することができる。
発明者らは、半導体チップ1に保護回路66を接続したときの短絡耐量を調べた。その結果を図5に示す。図5は、シリコン基板10の厚さに対する第1裏面電極31の厚さと短絡耐量との相関関係を示した図である。この図に示されるように、半導体チップ1の表裏面のいずれか一方のみにヒートシンクを接続した片面放熱構造よりも、図3に示される両面放熱構造の短絡耐量が高いことがわかる。また、第1裏面電極31の厚さがシリコン基板10の厚さの3%以上の場合、短絡耐量が高いことがわかる。
なお、図5では第1裏面電極31の厚さについて示してあるが、第1表面電極18の厚さは第1裏面電極31と同じであるため、第1表面電極18についても図5と同様の結果が得られる。
このように、半導体チップ1の第1表面電極18および第1裏面電極31の厚さを厚くすると共に、半導体チップ1の両面にヒートシンク52、53を接続した両面放熱構造とすることで、放熱性をさらに高めることができる。
以上説明したように、本実施形態では、シリコン基板10に接する第1表面電極18および第1裏面電極31の厚さをシリコン基板10の厚さの3%以上とすることが特徴となっている。これにより、IGBTが短絡して過電流が流れた場合、シリコン基板10の表面側の第1P型ベース層11/N−型ドリフト層10の界面、およびシリコン基板10の裏面側のN+型層29/N−型ドリフト層10の界面が熱発生源となって熱が発生したとしても、第1表面電極18および第1裏面電極31によって放熱することができる。
特に、半導体チップ1が図6に示される回路に接続され、保護回路66および制御回路63によって短絡時に保護されるようになっている場合、半導体チップ1に短絡電流が流れ、保護回路66が機能し始める前に半導体チップ1に生じた熱を上記各電極18、31によって放出することができ、IGBTの破壊を防止することができる。そして、半導体チップ1の両面にヒートシンク52、53を設けた両面放熱構造とすることで、保護回路66が機能し始めた後に半導体チップ1の熱を効率的に放出することができる。
以上のように、保護回路66が機能し始める前と後とで半導体チップ1に発生する熱を時系列的に効率的に放熱分担することができ、IGBTの破壊を防止することができる。
(他の実施形態)
上記実施形態では、ゲート構造はトレンチ型となっているが、プレーナー型、コンケーブ型でも良い。
上記実施形態では、ゲート構造はトレンチ型となっているが、プレーナー型、コンケーブ型でも良い。
上記実施形態では、第1表面電極18、第1裏面電極31として熱容量が大きいAlSiを採用していたが、これに限らず他の熱伝導の良い材質のものを採用することができる。例えば、Al、Au、Ag、Cuを採用しても構わない。
10…シリコン基板、11…第1P型ベース層、18…第1表面電極、25…第2表面電極、26、33…メッキ層、29…N+型層、31…第1裏面電極、32…第2裏面電極、51…はんだ、52、53…ヒートシンク、61…負荷、63…制御回路、66…保護回路。
Claims (4)
- 第1導電型半導体基板(10)を備え、前記第1導電型半導体基板(10)のうち表面側に第2導電型ベース層(11)が形成され、前記第1導電型半導体基板(10)のうち裏面側に前記第1導電型半導体基板(10)よりも不純物濃度が高い第1導電型フィールドストップ層(29)が形成されており、前記第1導電型半導体基板(10)の表面に接するように形成された複数の層で構成される表面電極(18、25、26)と前記第1導電型半導体基板(10)の裏面に接するように形成された複数の層で構成される裏面電極(31〜33)とを有し、前記表面電極(18、25、26)と前記裏面電極(31〜33)との間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置であって、
前記表面電極(18、25、26)が接する前記第1導電型半導体基板(10)の表面と前記裏面電極(31〜33)が接する前記第1導電型半導体基板(10)の裏面との間を前記第1導電型半導体基板(10)の厚さと定義したとき、
前記表面電極(18、25、26)のうち前記第1導電型半導体基板(10)と接する電極層(18)は前記第1導電型半導体基板(10)の厚さの3%以上の厚さになっており、かつ、前記裏面電極(31〜33)のうち前記第1導電型半導体基板(10)と接する電極層(31)は前記第1導電型半導体基板(10)の厚さの3%以上の厚さになっていることを特徴とする半導体装置。 - 前記表面電極(18、25、26)のうち最上層の電極層(26)および前記裏面電極(31〜33)のうち最上層の電極層(33)には、はんだ(51)を介してヒートシンク(52、53)がそれぞれ接合されていることを特徴とする請求項1に記載の半導体装置。
- 請求項1または2に記載の半導体装置と、
前記半導体装置の半導体素子に短絡電流が流れた場合にオンすることで前記半導体素子に流れる前記短絡電流を小さくする保護回路(66)と、
前記半導体装置の半導体素子をスイッチング駆動することで負荷(61)にスイッチング電流を流すものであり、前記保護回路(66)がオンした場合、前記半導体素子のスイッチング駆動をオフする制御回路(63)とを備えていることを特徴とする負荷駆動回路。 - 第1導電型半導体基板(10)を備え、前記第1導電型半導体基板(10)のうち表面側に第2導電型ベース層(11)が形成され、前記第1導電型半導体基板(10)のうち裏面側に前記第1導電型半導体基板(10)よりも不純物濃度が高い第1導電型フィールドストップ層(29)が形成されており、前記第1導電型半導体基板(10)の表面に接するように形成された複数の層で構成される表面電極(18、25、26)と前記第1導電型半導体基板(10)の裏面に接するように形成された複数の層で構成される裏面電極(31〜33)とを有し、前記表面電極(18、25、26)と前記裏面電極(31〜33)との間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置の製造方法であって、
前記表面電極(18、25、26)が接する前記第1導電型半導体基板(10)の表面と前記裏面電極(31〜33)が接する前記第1導電型半導体基板(10)の裏面との間を前記第1導電型半導体基板(10)の厚さと定義し、
前記第2導電型ベース層(11)と共に半導体素子が形成された第1導電型半導体基板(10)を用意する工程と、
前記第1導電型半導体基板(10)のうち表面側に前記第2導電型ベース層(11)および前記半導体素子が形成されたものに対し、前記第1導電型半導体基板(10)の表面に、前記表面電極(18、25、26)のうち、前記第1導電型半導体基板(10)の厚さの3%以上の厚さの電極層(18)を形成する工程と、
前記第1導電型半導体基板(10)のうち裏面側に前記第1導電型フィールドストップ層(29)が形成されたものに対し、前記第1導電型半導体基板(10)の裏面に、前記裏面電極(31〜33)のうち、前記第1導電型半導体基板(10)の厚さの3%以上の厚さの電極層(33)を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007151395A JP2008305948A (ja) | 2007-06-07 | 2007-06-07 | 半導体装置およびその製造方法 |
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Publication Number | Publication Date |
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JP2008305948A true JP2008305948A (ja) | 2008-12-18 |
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Family Applications (1)
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Country Status (1)
Country | Link |
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