CN107180862A - 开关元件 - Google Patents

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Abstract

本发明涉及一种开关元件，其抑制第一金属层的裂纹，并确保开关元件的耐压，且降低开关元件导通时的电阻。在所述开关元件中，半导体基板具有第一元件范围和无效范围。第一沟槽跨及第一元件范围和无效范围而在第一方向上延伸。在第一元件范围内，于各个沟槽间区域内设置有多个第二沟槽。在无效范围内，于各个沟槽间区域内未设置有第二沟槽。在沟槽内配置有栅电极。在无效范围内，于层间绝缘膜上未设置有接触孔。第一金属层对层间绝缘膜进行覆盖。绝缘保护膜对无效范围内的第一金属层的外周侧的部分进行覆盖。第二金属层在绝缘保护膜的开口内与第一金属层相接并且与开口的侧面相接。

Description

开关元件
技术领域
本说明书所公开的技术涉及一种开关元件。
背景技术
在专利文献1中公开了一种具有半导体基板的开关元件，所述半导体基板的上表面通过焊锡而与散热块连接。
此外，专利文献2中公开了一种具有在半导体基板的上表面上以格子状延伸的沟槽的开关元件。以格子状延伸的沟槽具有多个第一沟槽和多个第二沟槽。各个第一沟槽沿着预定的方向而相互平行地延伸。在被第一沟槽夹着的各个沟槽间区域内设置有多个第二沟槽。各个第二沟槽与其两侧的两个第一沟槽连接。第一沟槽与第二沟槽的内表面被栅绝缘膜覆盖。跨及第一沟槽的内部与第二沟槽的内部而配置有栅电极。层间绝缘膜对半导体基板的上表面与栅电极进行覆盖。在半导体基板中的被第一沟槽与第二沟槽包围的矩形的区域(以下称为单元区)的各个上部，于层间绝缘膜上设置有接触孔。上部电极对层间绝缘膜进行覆盖，并且在接触孔内与半导体基板相接。各个单元区具有第一导电型(在此为n型)的第一区域(发射区)和第二导电型(在此为p型)的体区。第一区域与上部电极和栅绝缘膜相接。体区与上部电极相接，并且在第一区域的下侧与栅绝缘膜相接。此外，半导体基板具有第一导电型的第二区域(漂移区)。第二区域在体区的下侧与栅绝缘膜相接，并且通过体区而与第一区域分离。在该开关元件中，当将栅电极的电位控制为预定的电位时，会在体区内形成沟道。通过沟道而使第一区域与第二区域被连接。因此，在第一区域与第二区域之间流通有电流。
在先技术文献
专利文献
专利文献1：日本特开2005-116963号公报
专利文献2：日本特开2015-225872号公报
发明内容
发明所要解决的问题
如专利文献1那样的开关元件的上部电极通常具有第一金属层与第二金属层。第一金属层为与半导体基板的上表面接触的金属层。第一金属层由不容易污染半导体基板并且以低电阻与半导体基板接触的材料构成。第二金属层为被配置在第一金属层上并且与焊锡接触的金属层。第二金属层由易于与焊锡连接的材料构成。
在如专利文献2那样具有以格子状延伸的沟槽的开关元件中，存在为了通过焊锡而使上部电极与外部连接，从而使上部电极由第一金属层和第二金属层构成的情况。例如，图10图示了具有如图9所示那样以格子状延伸的沟槽140的开关元件的Ⅹ-Ⅹ线的截面。在图10中，上部电极150由第一金属层151和第二金属层152构成。当对第一金属层151进行成膜时，在层间绝缘膜162的接触孔162a的上部，于第一金属层151的表面上形成有凹部151a。因此，第一金属层151的上表面具有多个凹部151a。第二金属层152被配置在第一金属层151上。因此，第二金属层152被填充到各个凹部151a内。此外，在如专利文献2那样的开关元件中，通常，如图10所示，半导体基板118的外周部的上表面被绝缘保护膜160覆盖。绝缘保护膜160被设置为，以不与第一金属层151之间产生间隙的方式对第一金属层151的外周侧的部分进行覆盖。绝缘保护膜160具有开口180。在开口180内，第二金属层152对第一金属层151进行覆盖。此外，第二金属层152被设置为，以不与绝缘保护膜160之间产生间隙的方式与绝缘保护膜160的内周侧的端部160a(开口180的侧面)相接。另外，虽然在图10中第二金属层152的一部分越至绝缘保护膜160上，但并不一定要越至绝缘保护膜160上。
当图10的开关元件工作时，半导体基板118的温度将上升。于是，第一金属层151、第二金属层152以及绝缘保护膜160的温度也会上升。一般情况下，第二金属层152的线膨胀系数小于第一金属层151的线膨胀系数。此外，一般情况下，绝缘保护膜160的线膨胀系数与第一金属层151的线膨胀系数为同等程度，或者与第一金属层151的线膨胀系数相比较大。在第一金属层151与第二金属层152接触的范围内，第一金属层151与第二金属层152一起热膨胀。在该范围内，由于第二金属层152的线膨胀系数较小，因此第一金属层151的热膨胀被抑制。尤其是由于第二金属层152被填充在第一金属层151的上表面的各个凹部151a内，因此第一金属层151被第二金属层152较强地束缚。因此，在第一金属层151与第二金属层152接触的范围内，第一金属层151的热膨胀量较小。另一方面，在第一金属层151与绝缘保护膜160接触的范围内，第一金属层151与绝缘保护膜160一起热膨胀。在该范围内，由于绝缘保护膜160的线膨胀系数比较大，因此第一金属层151的热膨胀量比较大。绝缘保护膜160的内周侧的端部160a的正下方的第一金属层151位于热膨胀量较小的范围(第一金属层151与第二金属层152相接的范围)与热膨胀量较大的范围(第一金属层151与绝缘保护膜160相接的范围)的边界处。因此，当开关元件的温度变化时，应力集中在端部160a的正下方的第一金属层151处，从而在该部分处第一金属层151容易产生裂纹。
对此，考虑到如图11所示那样在绝缘保护膜160的内周侧的端部160a的附近，通过层间绝缘膜162而对各个单元区142(被沟槽140包围的区域)的上表面整体进行覆盖(即，在端部160a附近的层间绝缘膜162上不设置接触孔162a)。在未设置接触孔162a的范围内，层间绝缘膜162的上表面变得平坦。因此，在该范围的层间绝缘膜162上，第一金属层151的上表面也变得平坦。即，在该范围内，在第一金属层151的上表面上不存在凹部151a。因此，在该范围内，第一金属层151以平坦面与第二金属层152接触。在平坦面上第二金属层152对第一金属层151的束缚较弱。因此，在平坦面的范围内，与存在凹部151a的范围相比，第一金属层151的热膨胀量较大(但是，在该平坦面的范围内，与第一金属层151同绝缘保护膜160相接的范围相比热膨胀量仍较小)。其结果为，在绝缘保护膜160的端部160a的正下方，第一金属层151的热膨胀量较小的范围(与第二金属层152相接的范围)与第一金属层151的热膨胀量较大的范围(与绝缘保护膜160相接的范围)之间的第一金属层151的热膨胀量之差变小。因此，根据该结构，在端部160a的正下方的第一金属层151中产生的应力被抑制，从而在该部分处第一金属层151产生裂纹的情况被抑制。
但是，在图11的结构中会产生如下问题，即，当开关元件导通时，第二区域126的电阻会升高。以下详细地进行说明。在图11中，在不存在接触孔162a的范围内的层间绝缘膜162的下部的各个单元区142内，体区124不与上部电极150连接，从而体区124的电位浮置。当开关元件断开时，第二区域126与体区124之间的电位差变大。于是，耗尽层从第二区域126与体区124的界面的pn结向其周围延伸。由于该耗尽层，第二区域126的较宽的范围被耗尽化。此外，由于该耗尽层，体区124也被部分地耗尽化。当耗尽层扩张至体区124时，存在于体区124内的电荷(例如空穴)的一部分通过与存在于第二区域126内的电荷(例如电子)的复合而消失。因此，当耗尽层扩张时，存在于体区124内的电荷将减少。
之后，当栅电极130的电位被控制为栅极导通电位时，在体区124内的与栅绝缘膜132相邻的区域内将形成沟道。于是，第二区域126成为与第一区域122大致相同的电位。如此，在体区124与上部电极150连接的范围内，电荷从上部电极150被供给至体区124。由此，从体区124与第二区域126的界面的pn结延伸的耗尽层消失。因此，在下部电极154与上部电极150之间流通有电流。
与此相对，在体区124浮置的范围(不存在接触孔162a的范围)内，电荷不会从上部电极150供给至体区124。因此，即使形成有沟道，也会维持耗尽层向浮置的体区124的下部的第二区域126延伸的状态。即，即使处于导通状态，也会如图11所示那样，耗尽层159从浮置的体区124扩张至第二区域126内。因此，在该开关元件中，在导通状态下第二区域126内的电流路径较窄，从而第二区域126的电阻较高。如此，在该开关元件中，在导通时第二区域126的电阻较高。
另外，虽然在图9～11中以具有集电区128的开关元件(即，IGBT：Insulated GateBipolar Transistor，绝缘栅双极性晶体管)为例而进行了说明，但在不具有集电区128的FET(Field Effect Transistor：场效应晶体管)中也存在同样的问题。在FET中，无论为n沟道型还是p沟道型，均会产生上述的问题。此外，在图10、11中，电极154被设置在半导体基板118的下表面上。然而，也存在电极154被设置在其他位置处的情况。
在图11中，只要从不具有接触孔162a的层间绝缘膜162的下部去除格子状沟槽140，便能够解决体区124的浮置的问题。然而，当局部地去除格子状沟槽140时，电场将在去除了格子状沟槽140的区域的周边集中，从而产生开关元件的耐压降低的问题。
在本说明书中，提供一种能够抑制绝缘保护膜的开口的侧面的下部处的第一金属层的裂纹，并能够确保开关元件的耐压，且能够降低开关元件导通时的第二区域的电阻的技术。
用于解决问题的方法
本说明书所公开的开关元件具备半导体基板、栅绝缘膜、栅电极、层间绝缘膜、第一金属层、第二金属层和绝缘保护膜。所述半导体基板具有第一元件范围和被配置在所述第一元件范围与所述半导体基板的外周端面之间的无效范围。在所述半导体基板的上表面上设置有多个第一沟槽，多个所述第一沟槽跨及所述第一元件范围和所述无效范围而延伸，并且沿着第一方向而相互平行地延伸。以下，将在俯视观察所述上表面时被所述第一沟槽夹着的各个区域称为沟槽间区域。在所述第一元件范围内，于各个沟槽间区域内的所述上表面上，以在所述第一方向上隔开间隔的方式而设置有多个第二沟槽。各个所述第二沟槽与其两侧的两个所述第一沟槽连接。在所述无效范围内，于各个沟槽间区域内的所述上表面上未设置有所述第二沟槽。所述无效范围在所述第一方向上的宽度与所述第二沟槽在所述第一方向上的间距相比较宽。所述栅绝缘膜对所述第一沟槽的内表面和所述第二沟槽的内表面进行覆盖。所述栅电极以跨及所述第一沟槽的内部和所述第二沟槽的内部的方式而被配置，并且通过所述栅绝缘膜而与所述半导体基板绝缘。所述层间绝缘膜在从所述第一元件范围跨至所述无效范围的范围内对所述上表面和所述栅电极进行覆盖。在所述第一元件范围内，于对所述上表面进行覆盖的部分的所述层间绝缘膜上设置有接触孔。在所述无效范围内，于对所述上表面进行覆盖的部分的所述层间绝缘膜上未设置有接触孔。所述第一金属层对所述层间绝缘膜进行覆盖，并通过所述层间绝缘膜而与所述栅电极绝缘，且在所述接触孔内与所述半导体基板相接。在所述第一金属层的表面上，于所述接触孔的上部设置有凹部。所述绝缘保护膜对所述无效范围内的所述第一金属层的外周侧的部分进行覆盖。在所述绝缘保护膜上，于包含所述第一元件范围在内的与所述第一元件范围相比较宽的范围内设置有开口，并且所述开口的侧面被配置在所述无效范围内。所述第二金属层在所述开口内与所述第一金属层的所述表面相接且与所述开口的所述侧面相接。所述第二金属层具有与所述第一金属层相比较小的线膨胀系数。所述第一元件范围内的各个所述沟槽间区域具有第一区域和体区。所述第一区域为与所述第一金属层和所述栅绝缘膜相接的第一导电型的区域。所述体区为与所述第一金属层相接且在所述第一区域的下侧与所述栅绝缘膜相接的第二导电型的区域。所述无效范围内的各个所述沟槽间区域具备与所述体区连接的第二导电型的周边第二导电型区域。所述半导体基板具备第一导电型的第二区域，所述第二区域以跨及所述体区的下部和所述周边第二导电型区域的下部的方式而被配置，并在所述体区的下侧与所述栅绝缘膜相接，且通过所述体区而与所述第一区域分离。
在该开关元件中，无效范围内的半导体基板的上表面整体被层间绝缘膜覆盖，并且在无效范围内未设置有接触孔。因此，无效范围内的层间绝缘膜的上表面是平坦的。因此，在无效范围内，层间绝缘膜上的第一金属层的上表面也是平坦的。在该开关元件中，绝缘保护膜的开口的侧面(绝缘保护膜的内周侧端部)位于无效范围内(即，第一金属层的上表面平坦的范围内)。因此，与图8的情况相同地，在绝缘保护膜的开口的侧面的正下方，施加于第一金属层上的应力得到缓和。因此，在该开关元件中，在绝缘保护膜的开口的侧面的正下方，第一金属层不容易产生裂纹。
此外，在该开关元件中，在无效范围内的半导体基板中设置有周边第二导电型区域。周边第二导电型区域与第一元件范围内的体区连接。由于在无效范围内未设置有第二沟槽，因此能够在半导体基板的上表面附近使无效范围内的周边第二导电型区域与第一元件范围内的体区连接。因此，周边第二导电型区域的电位不是浮置的，而是与体区的电位(即，第一金属层的电位)连接。在开关元件断开时，耗尽层从周边第二导电型区域与第二区域的界面的pn结延伸。此时，周边第二导电型区域内的电荷减少。在开关元件导通时，电荷经由体区而被供给到周边第二导电型区域。因此，当开关元件导通时，从周边第二导电型区域与第二区域的界面的pn结延伸的耗尽层消失。因此，能够在第二区域的较宽的范围内流通有电流。因此，该开关元件在导通时，第二区域的电阻较低。
此外，即使如上述那样从无效范围内去除第二沟槽，也能够通过无效范围内的周边第二导电型区域或第一沟槽而对无效范围的周边的电场集中进行抑制。
如上文所说明的那样，根据本说明书中公开的开关元件，能够抑制绝缘保护膜的开口的侧面的正下方的第一金属层的裂纹。此外，根据该开元元件，能够降低导通时的第二区域的电阻。此外，根据该开元元件，由于抑制了无效范围的周边的电场集中，因此能够维持开关元件的耐压。
附图说明
图1为实施例1的IGBT10的俯视图。
图2为半导体基板18的上表面18a的放大图。
图3为IGBT10的纵剖视图(图1的Ⅲ-Ⅲ线处的纵剖视图)。
图4为IGBT10的纵剖视图(图1的Ⅳ-Ⅳ线处的纵剖视图)。
图5为图3的周边p型区域29周边的放大剖视图。
图6为实施例2的IGBT的对应于图4的纵剖视图。
图7为实施例2的IGBT的对应于图5的纵剖视图。
图8为改变例的IGBT的对应于图3的纵剖视图。
图9为比较例1的开关元件的俯视图。
图10为比较例1的开关元件的纵剖视图(图9的Ⅹ-Ⅹ线处的纵剖视图)。
图11为比较例2的开关元件的纵剖视图。
具体实施方式
实施例1
图1～4所示的实施例1的IGBT10具有半导体基板18和被设置在半导体基板18的上表面18a以及下表面18b上的电极、绝缘膜。另外，在图1、2中，为了便于说明而省略了半导体基板18的上表面18a上的电极、绝缘膜的图示。此外，以下将与半导体基板18的上表面18a平行的方向称为x方向，将与上表面18a平行且与x方向正交的方向称为y方向。
如图1所示，在半导体基板18的上表面18a上设置有沟槽40。沟槽40具有在x方向上较长地延伸的多个第一沟槽40a和在y方向上较长地延伸的多个第二沟槽40b。多个第一沟槽40a相互平行。多个第一沟槽40a以在y方向上隔开间隔的方式而被配置。以下，将相邻的两个第一沟槽40a之间的各个区域称为沟槽间区域42。在各个沟槽间区域42内配置有多个第二沟槽40b。各个第二沟槽40b与位于其两侧的第一沟槽40a连接。以下，将俯视观察半导体基板18的上表面18a时沟槽40所分布的范围称为沟槽范围。沟槽范围具有第一元件范围11、围绕范围13以及第二元件范围12。
第一元件范围11为图1中被施以阴影的范围，并且为被设置在半导体基板18的大致中央处的范围。在第一元件范围11内设置有第一沟槽40a与第二沟槽40b。穿过第一元件范围11内而延伸的第一沟槽40a跨及第一元件范围11、围绕范围13和第二元件范围12而延伸。在第一元件范围11内，于各个沟槽间区域42内，多个第二沟槽40b以在x方向上隔开固定的间隔的方式而被配置。在第一元件范围11内的各个沟槽间区域42内，第二沟槽40b在x方向上以固定的间距P1而反复地形成。在第一元件范围11内，通过第一沟槽40a与第二沟槽40b而形成有以格子状延伸的沟槽。通过以格子状延伸的沟槽，从而半导体基板18的上表面18a被划分为多个矩形的区域。
围绕范围13被设置在第一元件范围11的外周侧(即，第一元件范围11与半导体基板18的外周端面18c之间)。围绕范围13包围第一元件范围11的周围。在围绕范围13内设置有第一沟槽40a，而未设置有第二沟槽40b。在x方向上与第一元件范围11相邻的部分的围绕范围13在x方向上的宽度W1(即，x方向上的第一元件范围11与第二元件范围12之间的间隔)为，第一元件范围11内的第二沟槽40b在x方向上的间距P1的2倍以上。
第二元件范围12被设置在围绕范围13的外周侧(即，围绕范围13与半导体基板18的外周端面18c之间)。第二元件范围12包围围绕范围13的周围。在第二元件范围12内设置有第一沟槽40a与第二沟槽40b。在第二元件范围12内，于各个沟槽间区域42内，多个第二沟槽40b以在x方向上隔开固定的间隔的方式而被配置。在第二元件范围12内的各个沟槽间区域42内，第二沟槽40b在x方向上以与上述的间距P1(第一元件范围11内的第二沟槽40b的间距P1)相同的间距而反复地形成。在第二元件范围12内，通过第一沟槽40a与第二沟槽40b而形成有以格子状延伸的沟槽。通过以格子状延伸的沟槽，从而半导体基板18的上表面18a被划分为多个矩形的区域。
另外，以下将在第一元件范围11以及第二元件范围12内通过沟槽40而被划分出的矩形的半导体区域称为单元区43。
在第二元件范围12的外周侧(即，第二元件范围12与半导体基板18的外周端面18c之间)设置有外周耐压范围14。外周耐压范围14为未设置有沟槽40的范围。外周耐压范围14包围第二元件范围12。
如图2～4所示，沟槽40的内表面被栅绝缘膜32覆盖。此外，在沟槽40内配置有栅电极30。当俯视观察半导体基板18的上表面18a时，栅电极30仿照沟槽40而以格子状延伸。栅电极30通过栅绝缘膜32而与半导体基板18绝缘。
如图2、3所示，第一元件范围11内的各个单元区43具有发射区22与体区24。
发射区22为n型区域。在第一元件范围11内的各个单元区43内设置有两个发射区22。发射区22被配置在露出于半导体基板18的上表面18a的范围内。发射区22在沟槽40的最上部与栅绝缘膜32相接。
体区24为p型区域。体区24在不存在发射区22的范围内露出于半导体基板18的上表面18a。体区24从露出于上表面18a的位置起延伸至发射区22的下侧的位置。体区24具有高浓度区域24a和与高浓度区域24a相比p型杂质浓度较低的低浓度区域24b。高浓度区域24a被配置在露出于上表面18a的范围内。低浓度区域24b被配置在与发射区22相比靠下侧。低浓度区域24b在发射区22的下侧与栅绝缘膜32相接。
如图3所示，在第一元件范围11内与位于最靠围绕范围13侧的第二沟槽40b1在围绕范围13侧相邻的半导体区域11a内，也形成有上述的发射区22和体区24。在半导体区域11a内，发射区22也露出于半导体基板18的上表面18a并且在沟槽40的最上部与栅绝缘膜32相接。此外，在半导体区域11a内，体区24的高浓度区域24a也露出于半导体基板18的上表面18a。此外，在半导体区域11a内，低浓度区域24b也在发射区22的下侧与栅绝缘膜32相接。
第二元件范围12内的各个单元区43也具有发射区22和体区24。第二元件范围12内的发射区22以及体区24具有与第一元件范围11内的发射区22以及体区24相同的结构。
在第二元件范围12内与位于最靠围绕范围13侧的第二沟槽40b2在围绕范围13侧相邻的半导体区域12a内，也形成有上述的发射区22和体区24。
如图3、4所示，在围绕范围13内的各个沟槽间区域42内设置有周边p型区域29。周边p型区域29在围绕范围13内被设置在露出于半导体基板18的上表面18a的范围内。周边p型区域29为具有与体区24的低浓度区域24b相同程度的p型杂质浓度的p型区域。周边p型区域29从半导体基板18的上表面18a起延伸至与体区24的下端大致相同的深度。如图4所示，周边p型区域29的下端的位置位于与各个第一沟槽40a的下端的位置相比靠上侧。如图4所示，各个周边p型区域29通过第一沟槽40a而与在y方向上相邻的其他周边p型区域29分离。此外，如上所述，围绕范围13内不存在第二沟槽40b。因此，如图3所示，各个周边p型区域29与在x方向上相邻的体区24的低浓度区域24b(即，半导体区域11a、12a内的低浓度区域24b)连接。
如图1、3所示，在外周耐压范围14内设置有终端区域34和多个护圈36。
终端区域34为p型区域，并且被配置在露出于半导体基板18的上表面18a的范围内。终端区域34从上表面18a起延伸至与沟槽40的下端相比靠下侧。终端区域34以包围沟槽范围(即，第一元件范围11、围绕范围13以及第二元件范围12)的方式而以环状延伸。
各个护圈36为p型区域，并且被配置在露出于半导体基板18的上表面18a的范围内。各个护圈36从上表面18a起延伸至与沟槽40的下端相比靠下侧。终端区域34被各个护圈36多重包围。即，各个护圈36以包围沟槽范围的方式而以环状延伸。各个护圈36与体区24以及终端区域34分离。此外，各个护圈36相互分离。
如图3、4所示，半导体基板18具有漂移区26、缓冲区27以及集电区28。
漂移区26为n型杂质浓度较低的n型区域。漂移区26以跨及第一元件范围11、围绕范围13、第二元件范围12以及外周耐压范围14的方式分布。漂移区26在第一元件范围11内被配置在体区24的下侧，并从下侧与体区24相接。在第一元件范围11内，漂移区26通过体区24而与发射区22分离。在第一元件范围11内，漂移区26在体区24的下侧与栅绝缘膜32相接。漂移区26在围绕范围13内被配置在周边p型区域29的下侧，并从下侧与周边p型区域29相接。漂移区26在第二元件范围12内被配置在体区24的下侧，并从下侧与体区24相接。在第二元件范围12内，漂移区26通过体区24而与发射区22分离。在第二元件范围12内，漂移区26在体区24的下侧与栅绝缘膜32相接。漂移区26在外周耐压范围14内与终端区域34和各个护圈36相接。通过漂移区26而使终端区域34与护圈36分离。此外，通过漂移区26而使各个护圈36相互分离。
缓冲区27为与漂移区26相比n型杂质浓度较高的n型区域。缓冲区27以跨及第一元件范围11、围绕范围13、第二元件范围12以及外周耐压范围14的方式分布。缓冲区27被配置在漂移区26的下侧，并且从下侧与漂移区26相接。
集电区28为p型区域。集电区28以跨及第一元件范围11、围绕范围13、第二元件范围12以及外周耐压范围14的方式分布。集电区28被配置在缓冲区27的下侧，并从下侧与缓冲区27相接。集电区28在半导体基板18的下表面18b上露出。
如图3、4所示，在半导体基板18上配置有层间绝缘膜62、欧姆金属层51、多个环状电极53、绝缘保护膜60以及表面金属层52。
层间绝缘膜62被配置在半导体基板18的上表面18a上。层间绝缘膜62以跨及第一元件范围11、围绕范围13、第二元件范围12以及外周耐压范围14的方式而延伸。栅电极30的上表面整体被层间绝缘膜62覆盖。在第一元件范围11以及第二元件范围12内的各个单元区43的上部设置有在上下方向上贯穿层间绝缘膜62的接触孔62a。在围绕范围13内未设置有接触孔。围绕范围13内的半导体基板18的上表面18a的整体被层间绝缘膜62覆盖。换言之，不存在第二沟槽40b并且在层间绝缘膜62上未设置有接触孔的范围为围绕范围13。在外周耐压范围14内的层间绝缘膜62上，于终端区域34的上部与各个护圈36的上部等设置有接触孔。
欧姆金属层51在第一元件范围11、围绕范围13、第二元件范围12内对层间绝缘膜62进行覆盖。欧姆金属层51沿着层间绝缘膜62的表面与半导体基板18的上表面18a延伸，并且具有大致固定的厚度。因此，在第一元件范围11以及第二元件范围12内，欧姆金属层51的上表面仿照接触孔62a而凹陷。即，在各个接触孔62a的上部的欧姆金属层51的表面上设置有凹部51a。欧姆金属层51在各个接触孔62a内与半导体基板18的上表面18a相接。欧姆金属层51在各个接触孔62a内与发射区22和体区24的高浓度区域24a欧姆接触。由于在围绕范围13内的层间绝缘膜62上未设置有接触孔62a，因此围绕范围13内的欧姆金属层51的上表面是平坦的。此外，欧姆金属层51的一部分延伸至终端区域34上。欧姆金属层51在终端区域34的上部的接触孔内与终端区域34欧姆接触。欧姆金属层51由AlSi(铝和硅的合金)构成。
多个环状电极53被配置在各个护圈36的上部。各个环状电极53沿着护圈36而以环状延伸。各个环状电极53在各个护圈36的上部的接触孔内与护圈36欧姆接触。
绝缘保护膜60在第二元件范围12与外周耐压范围14内被配置在欧姆金属层51、层间绝缘膜62以及环状电极53的上部。第二元件范围12与外周耐压范围14的表面整体被绝缘保护膜60覆盖。绝缘保护膜60的一部分延伸至围绕范围13。在围绕范围13内，绝缘保护膜60被配置在金属层51上。绝缘保护膜60对围绕范围13内的欧姆金属层51的外周侧的部分进行覆盖。在绝缘保护膜60上，于半导体基板18的上表面18a的中央部处设置有开口80。开口80被设置在包含第一元件范围11在内的与第一元件范围11相比较宽的范围内。即，第一元件范围11的整体与围绕范围13的内周侧的部分位于开口80内。如图1、3所示，绝缘保护膜60的内周侧的端部60a(即开口80的侧面)位于围绕范围13内。绝缘保护膜60由树脂(例如，聚酰亚胺)构成。绝缘保护膜60的线膨胀系数与欧姆金属层51(即AlSi)的线膨胀系数相比稍大。
表面金属层52对未被绝缘保护膜60覆盖的范围的欧姆金属层51(即，围绕范围13内的欧姆金属层51的内周侧的部分与第一元件范围11内的欧姆金属层51)的表面进行覆盖。表面金属层52在第一元件范围11内被填充到各个凹部51a内。表面金属层52的外周侧的一部分越至绝缘保护膜60上。因此，在绝缘保护膜60的内周侧的端部60a(即，开口80的侧面)，表面金属层52与绝缘保护膜60相接。表面金属层52由镍构成。表面金属层52(即，镍)的焊锡润湿性较高。表面金属层52(即，镍)的线膨胀系数小于欧姆金属层51(即，AlSi)的线膨胀系数。在表面金属层52上接合有焊锡层55。通过焊锡层55而使表面金属层52与未图示的金属块连接。
在半导体基板18的下表面18b上配置有下部电极54。下部电极54与集电区28欧姆接触。
接下来，对IGBT10的动作进行说明。IGBT10在欧姆金属层51与下部电极54之间被施加有使下部电极54侧成为高电位的电压的状态下被使用。当向栅电极30施加与阈值相比较高的电位时，在与栅绝缘膜32相邻的范围内，于体区24内会形成有沟道。通过沟道而使发射区22与漂移区26连接。其结果为，电子从欧姆金属层51起经由发射区22、沟道、漂移区26、缓冲区27以及集电区28而向下部电极54流动。此外，空穴从下部电极54起经由集电区28、缓冲区27、漂移区26、体区24而向欧姆金属层51流动。即，IGBT10导通，从而电流从下部电极54起向欧姆金属层51流通。
当使栅电极30的电位降低至与阈值相比较低的电位时，沟道消失。如此，在第一元件范围11与第二元件范围12内，反向电压被施加在体区24与漂移区26的界面的pn结25a上。因此，耗尽层从pn结25a向体区24与漂移区26扩张。由于漂移区26的n型杂质浓度极低，因此漂移区26在较宽的范围内被耗尽化。此外，当耗尽层扩张至体区24时，存在于被耗尽化的区域内的空穴与漂移区26内的电子复合而消失。因此，当耗尽层扩张时，存在于体区24内的空穴减少。
此外，在围绕范围13内，反向电压被施加在周边p型区域29与漂移区26的界面的pn结25b上。因此，耗尽层从pn结25b向周边p型区域29与漂移区26扩张。漂移区26也通过从pn结25b扩张的耗尽层而被耗尽化。此外，当耗尽层扩张到周边p型区域29时，存在于被耗尽化的区域内的空穴与漂移区26内的电子复合而消失。因此，当耗尽层扩张时，存在于周边p型区域29内的空穴减少。
此外，在外周耐压范围14内，反向电压被施加在终端区域34与漂移区26的界面的pn结25c上。因此，耗尽层从pn结25c向终端区域34与漂移区26扩张。当从pn结25c扩张至漂移区26的耗尽层到达最内周侧的护圈36时，耗尽层将从该护圈36向周围的漂移区26扩张。当从最内周侧的护圈36扩张至漂移区26的耗尽层到达相邻的护圈36时，耗尽层将从该护圈36向周围的漂移区26扩张。以此方式，在外周耐压范围14内，耗尽层经由多个护圈36而向外周侧延伸。因此，在外周耐压范围14内，漂移区26被耗尽化至半导体基板18的外周端面18c附近。
如上文所说明的那样，当使栅电极30的电位降低至与阈值相比较低的电位时，沟道消失，并且漂移区26在较宽的范围内被耗尽化。通过耗尽层而使体区24与缓冲区27分离。因此，当使栅电极30的电位降低至与阈值相比较低的电位时，在IGBT10中流通的电流停止。即，IGBT10断开。
图4、5的等电位线92表示IGBT10处于断开的状态下的漂移区26内的电位分布。在图4、5所示的范围内，漂移区26整体被耗尽化。此外，虽然周边p型区域29与体区24在其下端部的附近被部分地耗尽化，但大部分成为非耗尽化区域。
如图5所示，在第一元件范围11以及第二元件范围12内，由于沟槽40(即，第一沟槽40a和第二沟槽40b)突出至与体区24的下端相比靠下侧，因此在沟槽40的下部，与在体区24的下部相比，电位线92向下侧偏移。但是，由于体区24的电位与栅电极30的电位大致相等，并且在体区24的下端与栅电极30的下端之间，深度之差较小，因此在体区24的下部与栅电极30的下部之间，等电位线92的深度之差并不那么大。
如图4、5所示，在围绕范围13内，周边p型区域29扩张至与体区24大致相同的深度。此外，虽然在围绕范围13内不存在第二沟槽40b，但第一沟槽40a突出至与周边p型区域29的下端相比靠下侧。围绕范围13内的第一沟槽40a的下端的位置与第一元件范围11以及第二元件范围12内的第一沟槽40a以及第二沟槽40b的下端的位置大致相同。因此，在围绕范围13内，等电位线92也在与第一元件范围11内以及第二元件范围12内大致相同的深度处分布。在第一沟槽40a的下部，与在周边p型区域29的下部相比，电位线92向下侧偏移。由于周边p型区域29的电位与栅电极30的电位大致相同，并且在周边p型区域29的下端与栅电极30的下端之间，深度之差较小，因此在周边p型区域29的下部与栅电极30的下部之间，等电位线92的深度之差并不那么大。
以此方式，由于在第一元件范围11、第2元件范围12以及围绕范围13之间等，电位线92的深度不易产生差，因此在该IGBT中，于围绕范围13内以及其周边处，电场集中被抑制。
当IGBT10从断开的状态起再次使栅电极30的电位被提升至与阈值相比较高的电位时，在体区24内会形成有沟道，从而漂移区26的电位降低。如此，空穴从欧姆金属层51被供给到体区24。由此，从体区24与漂移区26的界面的pn结25a延伸的耗尽层收缩并消失。因此，电子以及空穴能够在漂移区26内流通，从而使IGBT10导通。
此外，当漂移区26的电位降低时，空穴从欧姆金属层51起经由体区24而被供给到周边p型区域29。由此，从周边p型区域29与漂移区26的界面的pn结25b延伸的耗尽层收缩并消失。因此，电子以及空穴也能够在周边p型区域29的下部的漂移区26内流通。由此，漂移区26内的电子以及空穴能够流通的区域的宽度变宽，从而使漂移区26的电阻变小。因此，在该IGBT10中，不容易产生稳态损耗，从而导通电压较小。
此外，由于IGBT10反复导通与断开，从而半导体基板18的温度反复变化。因此，半导体基板18的上部的欧姆金属层51、表面金属层52以及绝缘保护膜60的温度反复变化。
在欧姆金属层51与表面金属层52接触的范围(即，第一元件范围11与围绕范围13的内周侧)内，欧姆金属层51与表面金属层52一起热膨胀。如上所述，表面金属层52(即，镍)的线膨胀系数小于欧姆金属层51(即，AlSi)的线膨胀系数。因此，在该范围内，欧姆金属层51的热膨胀被抑制。由于在第一元件范围11内，表面金属层52被填充到欧姆金属层51的上表面的各个凹部51a内，因此欧姆金属层51被表面金属层52较强地束缚。因此，在第一元件范围11内，欧姆金属层的热膨胀量较小。另一方面，在围绕范围13内，于欧姆金属层51与表面金属层52接触的范围内(即，围绕范围13的内周侧)，在欧姆金属层51的上表面上未形成有凹部51a，从而该上表面是平坦的。因此，在围绕范围13的内周侧，与在第一元件范围11内相比，表面金属层52对欧姆金属层51的束缚力较弱。因此，在该范围内，与在第一元件范围11内相比，欧姆金属层51的热膨胀量较大。
在欧姆金属层51与绝缘保护膜60接触的范围(即，围绕范围13的外周侧、第二元件范围12以及外周耐压范围14)内，欧姆金属层51与绝缘保护膜60一起热膨胀。如上所述，绝缘保护膜60(即，聚酰亚胺)的线膨胀系数与欧姆金属层51(即，AlSi)的线膨胀系数相比稍大。因此，在该范围内，欧姆金属层51的热膨胀量在图3所示的范围内最大。
如上所述，在实施例1的IGBT10中，绝缘保护膜60的内周侧的端部60a(即，开口80的侧面)被配置在围绕范围13内(即，上表面平坦的欧姆金属层51上)。因此，欧姆金属层51的热膨胀量比较大的范围(围绕范围13的内周侧)与欧姆金属层51的热膨胀量最大的范围(围绕范围13的外周侧)相邻。因此，在绝缘保护膜60的内周侧的端部60a的周边，欧姆金属层51的热膨胀量之差并不那么大。因此，在端部60a的下部，在欧姆金属层51中不易产生极大的应力。因此，在端部60a的下部，欧姆金属层51产生裂纹的情况被抑制。实施例1的IGBT10具有较高的可靠性。
另外，在实施例1的IGBT10中，表面金属层52通过经由模板掩膜(与半导体基板18以分体的形式被准备的掩膜板)的溅射(以下，称为掩膜溅射)而形成。由于掩膜溅射的精度并不那么高，因此图3所示的表面金属层52的外周侧的端部52b的位置的偏差较大。当表面金属层52的外周侧的端部52b突出至与欧姆金属层51的外周侧的端部52c相比靠外周侧时，外周耐压范围14内的漂移区26内的电位分布将混乱，从而使IGBT10的耐压降低。此外，当表面金属层52的外周侧的端部52b位于与绝缘保护膜60的内周侧的端部60a相比靠内周侧时，欧姆金属层51会露出，因此可靠性降低。因此，优选为，将欧姆金属层51的外周侧的端部52c与绝缘保护膜60的内周侧的端部60a之间的间隔设置为较宽，从而在该间隔之间配置表面金属层52的外周侧的端部52b。在该情况下，通过在欧姆金属层51的外周侧的端部52c与围绕范围13之间配置第二元件范围12(即，作为开关元件而进行工作的范围)，从而能够有效地利用半导体基板18，由此能够将IGBT10的电流容量形成为较大。
实施例2
在IGBT的制造工序中，能够通过对半导体基板18的上表面18a进行蚀刻，从而形成第一沟槽40a和第二沟槽40b。此时，由于在围绕范围13内未形成第二沟槽40b，因此在围绕范围13内，与在第一元件范围11以及第二元件范围12相比，蚀刻的区域较少。因此，在围绕范围13内，未反应的蚀刻气体的浓度变高，从而在围绕范围13内的形成第一沟槽40a的区域内蚀刻速度变快。因此，存在围绕范围13内的第一沟槽40a与第一元件范围11以及第二元件范围12内的第一沟槽40a相比稍深的情况。在实施例1的结构中，当在围绕范围13内第一沟槽40a局部地变深时，虽然程度较小，但电场容易集中在该较深的第一沟槽40a的附近。在实施例2中，即使在如上述那样第一沟槽40a局部地变深的情况下，也会抑制电场集中。
实施例2的IGBT中，如图6、7所示，周边p型区域29延伸至与体区24相比较深的位置。此外，周边p型区域29的p型杂质浓度与体区24的低浓度区域24b的p型杂质浓度相比较高。实施例2的IGBT10的其他结构与实施例1相同。
在该结构中，周边p型区域29扩大至与第一沟槽40a相比较深的位置。因此，在各个第一沟槽40a的下侧，相邻的周边p型区域29彼此相互连接。即，第一沟槽40a未贯穿周边p型区域29。在该结构中，如图6、7所示，当IGBT断开时，在周边p型区域29的下部，等电位线92沿着周边p型区域29的下端而在横向上以直线状延伸。在该结构中，第一沟槽40a的深度不会影响等电位线92的分布。因此，无论第一沟槽40a的深度如何，均能够稳定地抑制电场集中。
此外，在实施例2中，周边p型区域29的p型杂质浓度与体区24的低浓度区域24b的p型杂质浓度相比较高。因此，在周边p型区域29内耗尽层不易扩张。假设在周边p型区域29内耗尽层到达第一沟槽40a时，耗尽层内的电位分布因第一沟槽40a而受到影响。即，耗尽层内的电位分布根据第一沟槽40a的深度而受到影响。通过如实施例2那样将周边p型区域29的p型杂质浓度设为较高，从而更不易受到第一沟槽40a的深度的影响。
另外，在上述的实施例1、2中，通过掩膜溅射而形成了表面金属层52。然而，也可以通过电镀来形成表面金属层52。在该情况下，如图5所示，表面金属层52的外周侧的端部52b未越至绝缘保护膜60上，而是与绝缘保护膜60的内周侧的端部60a(即，开口80的侧面)接触。在这种结构中，也能获得与上述的实施例相同的效果。
此外，虽然在上述的实施例1、2中对IGBT进行了说明，但也可以将本说明书中公开的技术应用到MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)等其他的开关元件中。通过代替实施例的集电区28而设置与下部电极54欧姆接触的n型区域(漏极区)，从而能够获得n沟道型的MOSFET。此外，在n沟道型的MOSFET中，通过使n型区域与p型区域反转，从而能够获得p沟道型的MOSFET。
对上述的实施例的结构要素与权利要求的结构要素之间的关系进行说明。实施例的欧姆金属层51为权利要求的第一金属层的一个示例。实施例的表面金属层52为权利要求的第二金属层的一个示例。实施例的发射区22为权利要求的第一区域的一个示例。实施例的漂移区26为权利要求的第二区域的一个示例。实施例的周边p型区域29为权利要求的周边第二导电型区域的一个示例。实施例的围绕范围13中的与第一元件范围11在x方向上相邻的部分为权利要求的无效范围的一个示例。
以下对于本说明书公开的技术要素进行列述。另外，以下的各个技术要素为各自独立有用的技术要素。
在本说明书所公开的一个示例的结构中，周边第二导电型区域的下端位于与无效范围内的第一沟槽的下端相比靠下侧。
根据该结构，开关元件的耐压不易受到第一沟槽的深度的影响。
在本说明书所公开的一个示例的结构中，周边第二导电型区域的第二导电型杂质浓度高于体区的位于第一区域的下侧的部分的第二导电型杂质浓度。
根据该结构，开关元件的耐压更不易受到第一沟槽的深度的影响。
在本说明书所公开的一个示例的结构中，半导体基板具有被配置在无效范围与半导体基板的外周端面之间的外周耐压范围。在外周耐压范围内设置有第二导电型的护圈，所述护圈露出于半导体基板的上表面上，并包围第一元件范围和无效范围，且与第一金属层电分离。
根据该结构，能够进一步提高开关元件的耐压。
在本说明书所公开的一个示例的结构中，半导体基板具有被配置在无效范围与外周耐压范围之间的第二元件范围。第一沟槽跨及第一元件范围、无效范围和第二元件范围而延伸。在第二元件范围内，于各个沟槽间区域内的半导体基板的上表面上设置有多个第二沟槽。在第二元件范围内，于对半导体基板的上表面进行覆盖的部分的所述层间绝缘膜上设置有接触孔。第一金属层在第二元件范围内的接触孔内与半导体基板的上表面相接。绝缘保护膜对第二元件范围内的第一金属层进行覆盖。第二金属层以从开口内的第一金属层上跨至绝缘保护膜上的方式而被配置。第二金属层的外周侧端部位于与第一金属层的外周侧端部相比靠内周侧。第二元件范围内的各个沟槽间区域具有第一区域和体区。
为了确保开关元件的可靠性，优选为，在绝缘保护膜的内周侧端部与第一金属层的外周侧端部之间设置间隔，并且在该间隔之中配置第二金属层的外周侧端部。通过在该间隔部分处设置第二元件范围(作为开关元件而发挥功能的范围)，从而能够增加开关元件的电流容量。
以上，虽然对实施方式进行了详细说明，但这些只不过是示例，并不对权利要求书进行限定。在权利要求书所记载的技术中，包括对上文所例示的具体示例进行了各种改变、变更的内容。在本说明书或附图中所说明的技术要素以单独或各种组合的方式来发挥技术上的有用性，并不限定于申请时权利要求所记载的组合。此外，本说明书或附图中所例示的技术同时实现多个目的，并且实现其中一个目的本身便具有技术上的有用性。
符号说明
11：第一元件范围；12：第二元件范围；13：围绕范围；14：外周耐压范围；18：半导体基板；22：发射区；24：体区；26：漂移区；27：缓冲区；28：集电区；29：周边p型区域；30：栅电极；32：栅绝缘膜；34：终端区域；36：护圈；40：沟槽；42a：第一沟槽；40b：第二沟槽；42：沟槽间区域；43：单元区；51：欧姆金属层；52：表面金属层；54：下部电极；55：焊锡层；60：绝缘保护膜；62：层间绝缘膜；62a：接触孔；80：开口。

Claims (5)

1.一种开关元件，其具备半导体基板、栅绝缘膜、栅电极、层间绝缘膜、第一金属层、第二金属层和绝缘保护膜，其中，
所述半导体基板具有第一元件范围和被配置于所述第一元件范围与所述半导体基板的外周端面之间的无效范围，
在所述半导体基板的上表面上设置有多个第一沟槽，多个所述第一沟槽跨及所述第一元件范围和所述无效范围而延伸，并且沿着第一方向而相互平行地延伸，
将在俯视观察所述上表面时被所述第一沟槽夹着的各个区域设为沟槽间区域，
在所述第一元件范围内，于各个沟槽间区域内的所述上表面上，以在所述第一方向上隔开间隔的方式而设置有多个第二沟槽，
各个所述第二沟槽与其两侧的两个所述第一沟槽连接，
在所述无效范围内，于各个沟槽间区域内的所述上表面上未设置有所述第二沟槽，
所述无效范围在所述第一方向上的宽度与所述第二沟槽在所述第一方向上的间距相比较宽，
所述栅绝缘膜对所述第一沟槽的内表面和所述第二沟槽的内表面进行覆盖，
所述栅电极以跨及所述第一沟槽的内部与所述第二沟槽的内部的方式而被配置，并且通过所述栅绝缘膜而与所述半导体基板绝缘，
所述层间绝缘膜在从所述第一元件范围跨至所述无效范围的范围内对所述上表面和所述栅电极进行覆盖，
在所述第一元件范围内，于对所述上表面进行覆盖的部分的所述层间绝缘膜上设置有接触孔，
在所述无效范围内，于对所述上表面进行覆盖的部分的所述层间绝缘膜上未设置有接触孔，
所述第一金属层对所述层间绝缘膜进行覆盖，并通过所述层间绝缘膜而与所述栅电极绝缘，且在所述接触孔内与所述半导体基板相接，
在所述第一金属层的表面上，于所述接触孔的上部设置有凹部，
所述绝缘保护膜对所述无效范围内的所述第一金属层的外周侧的部分进行覆盖，
在所述绝缘保护膜上，于包含所述第一元件范围在内的与所述第一元件范围相比较宽的范围内设置有开口，所述开口的侧面被配置在所述无效范围内，
所述第二金属层在所述开口内与所述第一金属层的所述表面相接且与所述开口的所述侧面相接，并且具有与所述第一金属层相比较小的线膨胀系数，
所述第一元件范围内的各个所述沟槽间区域具备：
第一区域，其为第一导电型，并且与所述第一金属层和所述栅绝缘膜相接；
体区，其为第二导电型，并且与所述第一金属层相接，且在所述第一区域的下侧与所述栅绝缘膜相接，
所述无效范围内的各个所述沟槽间区域具备与所述体区连接的第二导电型的周边第二导电型区域，
所述半导体基板具备第一导电型的第二区域，所述第二区域以跨及所述体区的下部和所述周边第二导电型区域的下部的方式而被配置，并在所述体区的下侧与所述栅绝缘膜相接，且通过所述体区而与所述第一区域分离。
2.如权利要求1所述的开关元件，其中，
所述周边第二导电型区域的下端位于与所述无效范围内的所述第一沟槽的下端相比靠下侧。
3.如权利要求2所述的开关元件，其中，
所述周边第二导电型区域的第二导电型杂质浓度高于所述体区的位于所述第一区域的下侧的部分的第二导电型杂质浓度。
4.如权利要求1至3中任意一项所述的开关元件，其中，
所述半导体基板具有被配置于所述无效范围与所述半导体基板的所述外周端面之间的外周耐压范围，
在所述外周耐压范围内设置有第二导电型的护圈，所述护圈在所述上表面上露出，并包围所述第一元件范围和所述无效范围，且与所述第一金属层电分离。
5.如权利要求4所述的开关元件，其中，
所述半导体基板具有被配置于所述无效范围与所述外周耐压范围之间的第二元件范围，
所述第一沟槽跨及所述第一元件范围、所述无效范围和所述第二元件范围而延伸，
在所述第二元件范围内，于各个沟槽间区域内的所述上表面上设置有多个所述第二沟槽，
在所述第二元件范围内，于对所述上表面进行覆盖的部分的所述层间绝缘膜上设置有接触孔，
所述第一金属层在所述第二元件范围内的所述接触孔内与所述上表面相接，
所述绝缘保护膜对所述第二元件范围内的所述第一金属层进行覆盖，
所述第二金属层以从所述开口内的所述第一金属层上跨至所述绝缘保护膜上的方式而被配置，
所述第二金属层的外周侧端部位于与所述第一金属层的外周侧端部相比靠内周侧，
所述第二元件范围内的各个所述沟槽间区域具有所述第一区域和所述体区。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111162116A (zh) * 2018-10-19 2020-05-15 株式会社电装 半导体装置及其制造方法
CN111448668A (zh) * 2017-12-18 2020-07-24 株式会社日立制作所 功率半导体装置、模块及制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6897141B2 (ja) * 2017-02-15 2021-06-30 株式会社デンソー 半導体装置とその製造方法
DE102017107174B4 (de) 2017-04-04 2020-10-08 Infineon Technologies Ag IGBT mit dV/dt-Steuerbarkeit und Verfahren zum Verarbeiten eines IGBT
DE102017124871B4 (de) * 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
CN110838486B (zh) * 2018-08-17 2023-04-07 力智电子股份有限公司 功率晶体管元件
JP7443926B2 (ja) * 2020-05-15 2024-03-06 株式会社デンソー 半導体装置およびその製造方法
JP7539269B2 (ja) * 2020-07-31 2024-08-23 ローム株式会社 半導体装置
JPWO2022209357A1 (zh) * 2021-03-30 2022-10-06

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1667813A (zh) * 2004-03-11 2005-09-14 株式会社东芝 半导体器件
JP2006093504A (ja) * 2004-09-27 2006-04-06 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2008305948A (ja) * 2007-06-07 2008-12-18 Denso Corp 半導体装置およびその製造方法
WO2009104068A1 (en) * 2008-02-19 2009-08-27 Toyota Jidosha Kabushiki Kaisha Igbt and method of producing the same
JP2015126080A (ja) * 2013-12-26 2015-07-06 株式会社豊田中央研究所 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100745557B1 (ko) 1999-02-17 2007-08-02 가부시키가이샤 히타치세이사쿠쇼 Ｉｇｂｔ 및 전력변환 장치
JP2005116963A (ja) 2003-10-10 2005-04-28 Denso Corp 半導体装置
US7239016B2 (en) 2003-10-09 2007-07-03 Denso Corporation Semiconductor device having heat radiation plate and bonding member
JP5549118B2 (ja) * 2009-05-27 2014-07-16 トヨタ自動車株式会社 半導体装置の製造方法
JP5605095B2 (ja) * 2010-08-31 2014-10-15 三菱電機株式会社 半導体装置
US8487371B2 (en) * 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2014038963A (ja) 2012-08-17 2014-02-27 Rohm Co Ltd 半導体装置
WO2015040712A1 (ja) 2013-09-19 2015-03-26 三菱電機株式会社 半導体装置
JP6421570B2 (ja) * 2013-12-20 2018-11-14 株式会社デンソー 半導体装置
JP6248664B2 (ja) * 2014-02-06 2017-12-20 株式会社デンソー 半導体装置
JP6256192B2 (ja) 2014-05-26 2018-01-10 トヨタ自動車株式会社 半導体装置
JP2016025177A (ja) * 2014-07-18 2016-02-08 トヨタ自動車株式会社 スイッチング素子
JP6036765B2 (ja) * 2014-08-22 2016-11-30 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6179554B2 (ja) * 2015-05-26 2017-08-16 トヨタ自動車株式会社 半導体装置
JP6185511B2 (ja) * 2015-05-26 2017-08-23 トヨタ自動車株式会社 半導体装置
JP6264334B2 (ja) * 2015-07-21 2018-01-24 トヨタ自動車株式会社 半導体装置
JP6460016B2 (ja) * 2016-03-09 2019-01-30 トヨタ自動車株式会社 スイッチング素子
JP6588363B2 (ja) * 2016-03-09 2019-10-09 トヨタ自動車株式会社 スイッチング素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1667813A (zh) * 2004-03-11 2005-09-14 株式会社东芝 半导体器件
JP2006093504A (ja) * 2004-09-27 2006-04-06 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2008305948A (ja) * 2007-06-07 2008-12-18 Denso Corp 半導体装置およびその製造方法
WO2009104068A1 (en) * 2008-02-19 2009-08-27 Toyota Jidosha Kabushiki Kaisha Igbt and method of producing the same
CN101946325A (zh) * 2008-02-19 2011-01-12 丰田自动车株式会社 Igbt以及制造igbt的方法
JP2015126080A (ja) * 2013-12-26 2015-07-06 株式会社豊田中央研究所 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111448668A (zh) * 2017-12-18 2020-07-24 株式会社日立制作所 功率半导体装置、模块及制造方法
CN111448668B (zh) * 2017-12-18 2023-09-01 株式会社日立制作所 功率半导体装置、模块及制造方法
CN111162116A (zh) * 2018-10-19 2020-05-15 株式会社电装 半导体装置及其制造方法

Also Published As

Publication number Publication date
JP6299789B2 (ja) 2018-03-28
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