JP3314341B2 - Ｃ−ｍｏｓゲートアレイ及び基体コンタクトの形成方法 - Google Patents
Ｃ−ｍｏｓゲートアレイ及び基体コンタクトの形成方法Info
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- JP3314341B2 JP3314341B2 JP10235590A JP10235590A JP3314341B2 JP 3314341 B2 JP3314341 B2 JP 3314341B2 JP 10235590 A JP10235590 A JP 10235590A JP 10235590 A JP10235590 A JP 10235590A JP 3314341 B2 JP3314341 B2 JP 3314341B2
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Description
【０００１】
本発明はMIS型半導体集積回路に係り、特に微細な基
本セルを構成した高集積なＣ−MOSゲートアレイに関す
る。 従来、Ｎチャネル及びＰチャネルのMIS電界効果トラ
ンジスタを使用したＣ−MOSゲートアレイの基本セルに
関しては、不純物拡散層からなるソースドレイン領域と
基体コンタクト領域間にLOCOS法により形成された酸化
膜領域を設けていた。しかし、バーズビークを生じるこ
の酸化膜領域のため、基本セルの高集積化が難しく、Ｃ
−MOSゲートアレイの大規模化への妨げになるという問
題が顕著になってきている。そこでソースドレイン領域
と基体コンタクト領域との表面上のレイアウト間隔を概
略ゼロで構成できる基本セルを形成できる手段が要望さ
れている。
本セルを構成した高集積なＣ−MOSゲートアレイに関す
る。 従来、Ｎチャネル及びＰチャネルのMIS電界効果トラ
ンジスタを使用したＣ−MOSゲートアレイの基本セルに
関しては、不純物拡散層からなるソースドレイン領域と
基体コンタクト領域間にLOCOS法により形成された酸化
膜領域を設けていた。しかし、バーズビークを生じるこ
の酸化膜領域のため、基本セルの高集積化が難しく、Ｃ
−MOSゲートアレイの大規模化への妨げになるという問
題が顕著になってきている。そこでソースドレイン領域
と基体コンタクト領域との表面上のレイアウト間隔を概
略ゼロで構成できる基本セルを形成できる手段が要望さ
れている。
【０００２】
図12〜図14は従来のＣ−MOSゲートアレイの模式図
で、図12は平面図、図13はチャネル長方向の側断面図、
図14はチャネル幅方向の側断面図、51はｐ−型シリコン
基板、52はｎ型不純物ウエル領域、53はｐ型不純物ウエ
ル領域、54はｎ＋型チャネルストッパー領域、55はｐ＋
型チャネルスットパー領域、56はｐ＋型ソースドレイン
領域、57はｎ＋型ソースドレイン領域、58はｎ＋型不純
物ウエルコンタクト領域、59はフィールド酸化膜、60は
ゲート酸化膜、61はゲート電極、62は不純物ブロック用
酸化膜、63は燐珪酸ガラス（PSG）膜、64aは電極コンタ
クト窓形成可能領域、64bは電極コンタクト窓、65がAl
配線、66はｐ＋型不純物ウエルコンタクト領域を示して
いる。 同図においては、２つのＮチャネルMIS電界効果トラ
ンジスタ（ゲート電極61、ｎ＋型ソースドレイン領域5
7、ｐ型不純物ウエル領域53）及び２つのＰチャネルMIS
電界効果トランジスタ（ゲート電極61、ｐ＋型ソースド
レイン領域56、ｎ型不純物ウエル領域52）からなる基本
セルを有するＣ−MOSゲートアレイの一部を示してい
る。（基本セル２つ分を示している。）本Ｃ−MOSゲー
トアレイは配線及び電極コンタクト窓を適宜変更して形
成されるもので、平面図において、電極コンタクト窓は
すべての形成可能領域64aを示し、又、Al配線65は図を
見易くするため、省略されている。平面図及びチャネル
長方向の側断面図において明らかなように、ｐ＋型ソー
スドレイン領域56とｎ＋型不純物ウエルコンタクト領域
58との間にはLOCOS法により形成したフィールド酸化膜5
9が設けられており、微細な基本セルを構成できないと
いう欠点があった。（印加される電圧が異なる可能性が
あるため、ｐ＋型ソースドレイン領域56とｎ＋型不純物
ウエルコンタクト領域58とは必ず分離して形成される必
要があり、自己整合して形成するため、LOCOS法による
絶縁分離がおこなわれており、高集積化が達成できな
い。）
で、図12は平面図、図13はチャネル長方向の側断面図、
図14はチャネル幅方向の側断面図、51はｐ−型シリコン
基板、52はｎ型不純物ウエル領域、53はｐ型不純物ウエ
ル領域、54はｎ＋型チャネルストッパー領域、55はｐ＋
型チャネルスットパー領域、56はｐ＋型ソースドレイン
領域、57はｎ＋型ソースドレイン領域、58はｎ＋型不純
物ウエルコンタクト領域、59はフィールド酸化膜、60は
ゲート酸化膜、61はゲート電極、62は不純物ブロック用
酸化膜、63は燐珪酸ガラス（PSG）膜、64aは電極コンタ
クト窓形成可能領域、64bは電極コンタクト窓、65がAl
配線、66はｐ＋型不純物ウエルコンタクト領域を示して
いる。 同図においては、２つのＮチャネルMIS電界効果トラ
ンジスタ（ゲート電極61、ｎ＋型ソースドレイン領域5
7、ｐ型不純物ウエル領域53）及び２つのＰチャネルMIS
電界効果トランジスタ（ゲート電極61、ｐ＋型ソースド
レイン領域56、ｎ型不純物ウエル領域52）からなる基本
セルを有するＣ−MOSゲートアレイの一部を示してい
る。（基本セル２つ分を示している。）本Ｃ−MOSゲー
トアレイは配線及び電極コンタクト窓を適宜変更して形
成されるもので、平面図において、電極コンタクト窓は
すべての形成可能領域64aを示し、又、Al配線65は図を
見易くするため、省略されている。平面図及びチャネル
長方向の側断面図において明らかなように、ｐ＋型ソー
スドレイン領域56とｎ＋型不純物ウエルコンタクト領域
58との間にはLOCOS法により形成したフィールド酸化膜5
9が設けられており、微細な基本セルを構成できないと
いう欠点があった。（印加される電圧が異なる可能性が
あるため、ｐ＋型ソースドレイン領域56とｎ＋型不純物
ウエルコンタクト領域58とは必ず分離して形成される必
要があり、自己整合して形成するため、LOCOS法による
絶縁分離がおこなわれており、高集積化が達成できな
い。）
【０００３】
本発明が解決しようとする課題は、従来例に示される
ように、ソースドレイン領域と基体コンタクト領域との
間には表面レイアウト上、LOCOS法により形成したフィ
ールド酸化膜からなる絶縁分離領域が必要とされるた
め、微細な基本セルを有する高速な大規模Ｃ−MOSゲー
トアレイの形成が難しかったことである。
ように、ソースドレイン領域と基体コンタクト領域との
間には表面レイアウト上、LOCOS法により形成したフィ
ールド酸化膜からなる絶縁分離領域が必要とされるた
め、微細な基本セルを有する高速な大規模Ｃ−MOSゲー
トアレイの形成が難しかったことである。
【０００４】
上記課題は、半導体基体と、前記半導体基体に選択的
に設けられたトレンチと、前記トレンチの側壁に自己整
合して設けられた側壁絶縁膜と、前記側壁絶縁膜に自己
整合して前記トレンチの底部の前記半導体基体に設けら
れた、前記半導体基体と同一導電型の高濃度の不純物領
域と、前記側壁絶縁膜の内側の前記トレンチを埋め込ん
だ導電膜とからなる基体コンタクト領域と、前記半導体
基体上にゲート絶縁膜を介して選択的に設けられたゲー
ト電極と、前記ゲート電極及び前記トレンチに自己整合
して前記半導体基体に設けられた、前記半導体基体と反
対導電型の不純物拡散層からなるソースドレイン領域
と、前記基体コンタクト領域上を含む前記半導体基体上
に設けられた層間絶縁膜と、前記層間絶縁膜を選択的に
開孔した電極コンタクト窓と、前記電極コンタクト窓を
介して前記基体コンタクト領域に接続された配線体とを
備え、前記ソースドレイン領域と前記基体コンタクト領
域との表面上のレイアウト間隔が概略ゼロで構成されて
いるＮチャネル及びＰチャネルのMISFETからなる基本セ
ルを有し、前記基体コンタクト領域を介して、前記配線
体から前記半導体基体に電位が印加されている本発明の
Ｃ−MOSゲートアレイによって解決される。
に設けられたトレンチと、前記トレンチの側壁に自己整
合して設けられた側壁絶縁膜と、前記側壁絶縁膜に自己
整合して前記トレンチの底部の前記半導体基体に設けら
れた、前記半導体基体と同一導電型の高濃度の不純物領
域と、前記側壁絶縁膜の内側の前記トレンチを埋め込ん
だ導電膜とからなる基体コンタクト領域と、前記半導体
基体上にゲート絶縁膜を介して選択的に設けられたゲー
ト電極と、前記ゲート電極及び前記トレンチに自己整合
して前記半導体基体に設けられた、前記半導体基体と反
対導電型の不純物拡散層からなるソースドレイン領域
と、前記基体コンタクト領域上を含む前記半導体基体上
に設けられた層間絶縁膜と、前記層間絶縁膜を選択的に
開孔した電極コンタクト窓と、前記電極コンタクト窓を
介して前記基体コンタクト領域に接続された配線体とを
備え、前記ソースドレイン領域と前記基体コンタクト領
域との表面上のレイアウト間隔が概略ゼロで構成されて
いるＮチャネル及びＰチャネルのMISFETからなる基本セ
ルを有し、前記基体コンタクト領域を介して、前記配線
体から前記半導体基体に電位が印加されている本発明の
Ｃ−MOSゲートアレイによって解決される。
【０００５】
即ち、本発明のＣ−MOSゲートアレイにおいては、半
導体基体を選択的にエッチングすることによりトレンチ
が設けられ、トレンチに自己整合して不純物拡散層から
なるソースドレイン領域が設けられ、このトレンチを、
トレンチの側壁に自己整合して設けられた絶縁膜を介し
て埋め込んだ導電膜と、この導電膜に接続して、トレン
チ底部の半導体基体に設けられた半導体基体と同一導電
型の高濃度の不純物領域とにより構成された基体コンタ
クト領域を設けた基本セルを有するＣ−MOSゲートアレ
イが形成されている。 したがって、ソースドレイン領域と基体コンタクト領
域との表面上のレイアウト間隔を、半導体基体に形成し
たトレンチ、トレンチ側壁絶縁膜及びトレンチ埋め込み
導電膜を使用することにより、概略ゼロで形成した基本
セルを構成できることによる高集積化を、微細な基本セ
ルからなるＣ−MOSゲートアレイを形成できるため、配
線容量及び配線抵抗を減少することができることによる
高速化及び歩留りの高い大規模な半導体集積回路を形成
できることによる高機能化を可能にすることができる。 即ち、極めて高速、高機能且つ高集積なＣ−MOSゲー
トアレイを得ることができる。
導体基体を選択的にエッチングすることによりトレンチ
が設けられ、トレンチに自己整合して不純物拡散層から
なるソースドレイン領域が設けられ、このトレンチを、
トレンチの側壁に自己整合して設けられた絶縁膜を介し
て埋め込んだ導電膜と、この導電膜に接続して、トレン
チ底部の半導体基体に設けられた半導体基体と同一導電
型の高濃度の不純物領域とにより構成された基体コンタ
クト領域を設けた基本セルを有するＣ−MOSゲートアレ
イが形成されている。 したがって、ソースドレイン領域と基体コンタクト領
域との表面上のレイアウト間隔を、半導体基体に形成し
たトレンチ、トレンチ側壁絶縁膜及びトレンチ埋め込み
導電膜を使用することにより、概略ゼロで形成した基本
セルを構成できることによる高集積化を、微細な基本セ
ルからなるＣ−MOSゲートアレイを形成できるため、配
線容量及び配線抵抗を減少することができることによる
高速化及び歩留りの高い大規模な半導体集積回路を形成
できることによる高機能化を可能にすることができる。 即ち、極めて高速、高機能且つ高集積なＣ−MOSゲー
トアレイを得ることができる。
【０００６】
以下本発明を、図示実施例により具体的に説明する。 図１〜図３は本発明のＣ−MOSゲートアレイにおける
第１の実施例の模式図、図４〜図６は本発明のＣ−MOS
ゲートアレイにおける第２の実施例の模式図、図７〜図
11は本発明のＣ−MOSゲートアレイにおける製造方法の
一実施例の工程断面図である。 全図を通じ同一対象物は同一符号で示す。 図１〜図３はｐ型シリコン（Si）基板を用いた際の本
発明のＣ−MOSゲートアレイにおける第１の実施例で、
図１は平面図、図２はチャネル長方向の側断面図、図３
はチャネル幅方向の側断面図、１は1015cm-3程度のｐ−
型シリコン基板、２は1016cm-3程度のｎ型不純物ウエル
領域、３は1016cm-3程度のｐ型不純物ウエル領域、４は
1017cm-3程度のｎ＋型チャネルストッパー領域、５は10
17cm-3程度のｐ＋型チャネルストッパー領域、６は1020
cm-3程度のｐ＋型ソースドレイン領域、７は1020cm-3程
度のｎ＋型ソースドレイン領域、８は1020cm-3程度のｎ
＋型不純物領域、９は600nm程度のフィールド酸化膜、1
0は18nm程度のゲート酸化膜、11は300nm程度のゲート電
極、12は35nm程度の不純物ブロック用酸化膜、13は600n
m程度の燐珪酸ガラス（PSG）膜、14aは径800nm程度の電
極コンタクト窓形成可能領域、14bは径800nm程度の電極
コンタクト窓、15は１μｍ程度のAl配線、16はトレンチ
側壁絶縁膜、17は基体コンタクト領域形成用の選択化学
気相成長導電膜、18は2020cm-3程度のｐ＋型不純物領域
を示している。 同図においては、２つのＮチャネルMIS電界効果トラ
ンジスタ（ゲート電極11、ｎ＋型ソースドレイン領域
７、ｐ型不純物ウエル領域３）及び２つのＰチャネルMI
S電界効果トランジスタ（ゲート電極11、ｐ＋型ソース
ドレイン領域６、ｎ型不純物ウエル領域２）からなる基
本セルを有するＣ−MOSゲートアレイの一部を示してい
る。（基本セル２つ分を示している。）本Ｃ−MOSゲー
トアレイは配線及び電極コンタクト窓を適宜変更して形
成されるもので、平面図において、電極コンタクト窓は
すべての形成可能領域14aを示し、又、Al配線15は図を
見易くするため、省略されている。チャネル長方向の側
断面図において明らかなように、ｐ＋型ソースドレイン
領域６、基体コンタクト領域（８、17）との間には表面
上のレイアウト面積を必要とするLOCOS法によるフィー
ルド酸化膜９は存在せずに、半導体基体を選択的にエッ
チングすることによりトレンチが設けられ、トレンチに
自己整合して形成されたｐ＋型ソースドレイン領域６が
設けられ、このトレンチの側壁に自己整合して設けられ
た絶縁膜16を介して、トレンチ底部に形成されたｎ＋型
不純物領域８に接続したトレンチ埋め込み導電膜（選択
化学気相成長導電膜）17からなる基体コンタクト領域
（８、17）が形成されている。平面図をみればより明ら
かで、ｐ＋型ソースドレイン領域６と基体コンタクト領
域（８、17）との間には表面上のレイアウト面積は必要
なく、極めて高集積な基本セルが構成されている。な
お、ｎ＋型ソースドレイン領域７と基体コンタクト領域
（18、17）に関しては、側断面図は図示されていない
が、同様な構造に形成されている。 したがって、ソースドレイン領域と基体コンタクト領
域との表面上のレイアウト間隔を、半導体基体に形成し
たトレンチ、トレンチ側壁絶縁膜及びトレンチ埋め込み
導電膜を使用することにより、概略ゼロで形成した基本
セルを構成できることによる高集積化を、微細な基本セ
ルからなるＣ−MOSゲートアレイを形成できるため、配
線容量及び配線抵抗を減少することができることによる
高速化及び歩留りの高い大規模な半導体集積回路を形成
できることによる高機能化を可能にすることができる。
第１の実施例の模式図、図４〜図６は本発明のＣ−MOS
ゲートアレイにおける第２の実施例の模式図、図７〜図
11は本発明のＣ−MOSゲートアレイにおける製造方法の
一実施例の工程断面図である。 全図を通じ同一対象物は同一符号で示す。 図１〜図３はｐ型シリコン（Si）基板を用いた際の本
発明のＣ−MOSゲートアレイにおける第１の実施例で、
図１は平面図、図２はチャネル長方向の側断面図、図３
はチャネル幅方向の側断面図、１は1015cm-3程度のｐ−
型シリコン基板、２は1016cm-3程度のｎ型不純物ウエル
領域、３は1016cm-3程度のｐ型不純物ウエル領域、４は
1017cm-3程度のｎ＋型チャネルストッパー領域、５は10
17cm-3程度のｐ＋型チャネルストッパー領域、６は1020
cm-3程度のｐ＋型ソースドレイン領域、７は1020cm-3程
度のｎ＋型ソースドレイン領域、８は1020cm-3程度のｎ
＋型不純物領域、９は600nm程度のフィールド酸化膜、1
0は18nm程度のゲート酸化膜、11は300nm程度のゲート電
極、12は35nm程度の不純物ブロック用酸化膜、13は600n
m程度の燐珪酸ガラス（PSG）膜、14aは径800nm程度の電
極コンタクト窓形成可能領域、14bは径800nm程度の電極
コンタクト窓、15は１μｍ程度のAl配線、16はトレンチ
側壁絶縁膜、17は基体コンタクト領域形成用の選択化学
気相成長導電膜、18は2020cm-3程度のｐ＋型不純物領域
を示している。 同図においては、２つのＮチャネルMIS電界効果トラ
ンジスタ（ゲート電極11、ｎ＋型ソースドレイン領域
７、ｐ型不純物ウエル領域３）及び２つのＰチャネルMI
S電界効果トランジスタ（ゲート電極11、ｐ＋型ソース
ドレイン領域６、ｎ型不純物ウエル領域２）からなる基
本セルを有するＣ−MOSゲートアレイの一部を示してい
る。（基本セル２つ分を示している。）本Ｃ−MOSゲー
トアレイは配線及び電極コンタクト窓を適宜変更して形
成されるもので、平面図において、電極コンタクト窓は
すべての形成可能領域14aを示し、又、Al配線15は図を
見易くするため、省略されている。チャネル長方向の側
断面図において明らかなように、ｐ＋型ソースドレイン
領域６、基体コンタクト領域（８、17）との間には表面
上のレイアウト面積を必要とするLOCOS法によるフィー
ルド酸化膜９は存在せずに、半導体基体を選択的にエッ
チングすることによりトレンチが設けられ、トレンチに
自己整合して形成されたｐ＋型ソースドレイン領域６が
設けられ、このトレンチの側壁に自己整合して設けられ
た絶縁膜16を介して、トレンチ底部に形成されたｎ＋型
不純物領域８に接続したトレンチ埋め込み導電膜（選択
化学気相成長導電膜）17からなる基体コンタクト領域
（８、17）が形成されている。平面図をみればより明ら
かで、ｐ＋型ソースドレイン領域６と基体コンタクト領
域（８、17）との間には表面上のレイアウト面積は必要
なく、極めて高集積な基本セルが構成されている。な
お、ｎ＋型ソースドレイン領域７と基体コンタクト領域
（18、17）に関しては、側断面図は図示されていない
が、同様な構造に形成されている。 したがって、ソースドレイン領域と基体コンタクト領
域との表面上のレイアウト間隔を、半導体基体に形成し
たトレンチ、トレンチ側壁絶縁膜及びトレンチ埋め込み
導電膜を使用することにより、概略ゼロで形成した基本
セルを構成できることによる高集積化を、微細な基本セ
ルからなるＣ−MOSゲートアレイを形成できるため、配
線容量及び配線抵抗を減少することができることによる
高速化及び歩留りの高い大規模な半導体集積回路を形成
できることによる高機能化を可能にすることができる。
【０００７】 図４〜図６はｐ型シリコン（Si）基板を用いた際の本
発明のＣ−MOSゲートアレイにおける第２の実施例で、
図４は平面図、図５はチャネル長方向の側断面図、図６
はチャネル幅方向の側断面図、１〜18は図１〜図３と同
じ物を、19は基体コンタクト領域接続用に規定されたAl
配線を示している。 同図においては、基体コンタクト領域接続用に規定さ
れたAl配線が存在し、基体コンタクト領域と接続を取る
電極コンタクト窓を設ける箇所の基体コンタクト領域を
広く、且つ隣接するソースドレイン領域を狭く（電極コ
ンタクト窓を設けないため）形成し、基体コンタクト領
域と接続を取る電極コンタクト窓を設けない箇所の基体
コンタクト領域を狭く、且つ隣接するソースドレイン領
域を広く（電極コンタクト窓を設ける可能性があるた
め）形成している以外は図１〜図３と同じ構造に形成さ
れている。本実施例においては、基体コンタクト領域接
続用のAl配線を規定することにより、ソースドレイン領
域及び基体コンタクト領域のレイアウト面積を減少さ
せ、第１の実施例よりも微細な基本セルを構成できるた
め、さらに高集積化が実現できる。
発明のＣ−MOSゲートアレイにおける第２の実施例で、
図４は平面図、図５はチャネル長方向の側断面図、図６
はチャネル幅方向の側断面図、１〜18は図１〜図３と同
じ物を、19は基体コンタクト領域接続用に規定されたAl
配線を示している。 同図においては、基体コンタクト領域接続用に規定さ
れたAl配線が存在し、基体コンタクト領域と接続を取る
電極コンタクト窓を設ける箇所の基体コンタクト領域を
広く、且つ隣接するソースドレイン領域を狭く（電極コ
ンタクト窓を設けないため）形成し、基体コンタクト領
域と接続を取る電極コンタクト窓を設けない箇所の基体
コンタクト領域を狭く、且つ隣接するソースドレイン領
域を広く（電極コンタクト窓を設ける可能性があるた
め）形成している以外は図１〜図３と同じ構造に形成さ
れている。本実施例においては、基体コンタクト領域接
続用のAl配線を規定することにより、ソースドレイン領
域及び基体コンタクト領域のレイアウト面積を減少さ
せ、第１の実施例よりも微細な基本セルを構成できるた
め、さらに高集積化が実現できる。
【０００８】 次いで本発明に係るＣ−MOSゲートアレイの製造方法
の一実施例について、図７〜図11及び図２を参照して説
明する。一般にＣ−MOSゲートアレイは多層配線を利用
して形成されるが、本発明は多層配線に関するものでは
ないので、ここでは単層配線における製造方法を記述す
ることにする。 図７ LOCOSによる素子分離技術等の通常の技法を適用する
ことにより、ｐ−型シリコン基板１に選択的にｎ型不純
物ウエル領域２、ｐ型不純物ウエル領域３、ｎ＋型チャ
ネルストッパー領域４、ｐ＋型チャネルストッパー領域
５、フィールド酸化膜９を形成する。 図８ 次いで30nm程度の酸化膜20及び50nm程度の窒化膜21を
順次成長する。次いで通常のフォトリソグラフィー技術
を利用し、レジスタ（図示せず）をマスク層として、窒
化膜21、酸化膜20及びｐ−型シリコン基板１（ｎ型不純
物ウエル領域２及びｐ型不純物ウエル領域３を含む）を
選択的にエッチングし、深さ２μｍ程度のトレンチを形
成する。次いでレジストを除去する。次いで100nm程度
の化学気相成長酸化膜を成長する。次いで異方性ドライ
エッチングをおこない、トレンチの側壁のみに化学気相
成長酸化膜16を残す。次いで通常のフォトリソグラフィ
ー技術を利用し、レジスト（図示せず）、窒化膜21及び
酸化膜16をマスク層として、燐をイオン注入して、ｎ＋
型不純物領域８を画定する。次いでレジストを除去す
る。次いで同様の方法により、硼素をイオン注入して、
ｐ＋型不純物領域（図示せず）を画定する。 図９ 次いで選択化学気相成長導電膜（タングステンシリサ
イド膜）17をトレンチに埋め込む。次いで不要の窒化膜
21及び酸化膜20をエッチング除去する。 図10 次いで18nm程度のゲート酸化膜10を成長する。次いで
不純物を含んだ300nm程度の多結晶シリコン膜を化学気
相成長法により成長する。次いで通常のフォトリソグラ
フィー技術を利用し、レジスト（図示せず）をマスク層
として、多結晶シリコン膜を選択的にエッチングし、ゲ
ート電極11を形成する。次いでレジストを除去する。 図11 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）、ゲート電極11、選択化学気相成長導
電膜（タングステンシリサイド膜）17及びフィールド酸
化膜９をマスク層として、砒素をイオン注入して、ｎ＋
型ソースドレイン領域７を画定する。次いでレジストを
除去する。次いで同様の方法により、硼素をイオン注入
して、ｐ＋型ソースドレイン領域６を画定する。 図２ 次いで不要部のゲート酸化膜10をエッチング除去す
る。次いで通常の技法を適用することにより、不純物ブ
ロック用酸化膜12及び燐珪酸ガラス（PSG）膜13の成
長、高温熱処理による各不純物領域の活性化及び深さの
制御、電極コンタクト窓14bの形成、Al配線15の形成等
をおこなって、Ｃ−MOSゲートアレイを完成する。 以上実施例に示したように、本発明のＣ−MOSゲート
アレイによれば、ソースドレイン領域と基体コンタクト
領域との表面上のレイアウト間隔を、半導体基体に形成
したトレンチ、トレンチ側壁絶縁膜及びトレンチ埋め込
み導電膜を使用することにより、概略ゼロで形成した基
本セルを構成できることによる高集積化を、微細な基本
セルからなるＣ−MOSゲートアレイを形成できるため配
線容量及び配線抵抗を減少することができることによる
高速化及び歩留りの高い大規模な半導体集積回路を形成
できることによる高機能化を可能にすることができる。
の一実施例について、図７〜図11及び図２を参照して説
明する。一般にＣ−MOSゲートアレイは多層配線を利用
して形成されるが、本発明は多層配線に関するものでは
ないので、ここでは単層配線における製造方法を記述す
ることにする。 図７ LOCOSによる素子分離技術等の通常の技法を適用する
ことにより、ｐ−型シリコン基板１に選択的にｎ型不純
物ウエル領域２、ｐ型不純物ウエル領域３、ｎ＋型チャ
ネルストッパー領域４、ｐ＋型チャネルストッパー領域
５、フィールド酸化膜９を形成する。 図８ 次いで30nm程度の酸化膜20及び50nm程度の窒化膜21を
順次成長する。次いで通常のフォトリソグラフィー技術
を利用し、レジスタ（図示せず）をマスク層として、窒
化膜21、酸化膜20及びｐ−型シリコン基板１（ｎ型不純
物ウエル領域２及びｐ型不純物ウエル領域３を含む）を
選択的にエッチングし、深さ２μｍ程度のトレンチを形
成する。次いでレジストを除去する。次いで100nm程度
の化学気相成長酸化膜を成長する。次いで異方性ドライ
エッチングをおこない、トレンチの側壁のみに化学気相
成長酸化膜16を残す。次いで通常のフォトリソグラフィ
ー技術を利用し、レジスト（図示せず）、窒化膜21及び
酸化膜16をマスク層として、燐をイオン注入して、ｎ＋
型不純物領域８を画定する。次いでレジストを除去す
る。次いで同様の方法により、硼素をイオン注入して、
ｐ＋型不純物領域（図示せず）を画定する。 図９ 次いで選択化学気相成長導電膜（タングステンシリサ
イド膜）17をトレンチに埋め込む。次いで不要の窒化膜
21及び酸化膜20をエッチング除去する。 図10 次いで18nm程度のゲート酸化膜10を成長する。次いで
不純物を含んだ300nm程度の多結晶シリコン膜を化学気
相成長法により成長する。次いで通常のフォトリソグラ
フィー技術を利用し、レジスト（図示せず）をマスク層
として、多結晶シリコン膜を選択的にエッチングし、ゲ
ート電極11を形成する。次いでレジストを除去する。 図11 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）、ゲート電極11、選択化学気相成長導
電膜（タングステンシリサイド膜）17及びフィールド酸
化膜９をマスク層として、砒素をイオン注入して、ｎ＋
型ソースドレイン領域７を画定する。次いでレジストを
除去する。次いで同様の方法により、硼素をイオン注入
して、ｐ＋型ソースドレイン領域６を画定する。 図２ 次いで不要部のゲート酸化膜10をエッチング除去す
る。次いで通常の技法を適用することにより、不純物ブ
ロック用酸化膜12及び燐珪酸ガラス（PSG）膜13の成
長、高温熱処理による各不純物領域の活性化及び深さの
制御、電極コンタクト窓14bの形成、Al配線15の形成等
をおこなって、Ｃ−MOSゲートアレイを完成する。 以上実施例に示したように、本発明のＣ−MOSゲート
アレイによれば、ソースドレイン領域と基体コンタクト
領域との表面上のレイアウト間隔を、半導体基体に形成
したトレンチ、トレンチ側壁絶縁膜及びトレンチ埋め込
み導電膜を使用することにより、概略ゼロで形成した基
本セルを構成できることによる高集積化を、微細な基本
セルからなるＣ−MOSゲートアレイを形成できるため配
線容量及び配線抵抗を減少することができることによる
高速化及び歩留りの高い大規模な半導体集積回路を形成
できることによる高機能化を可能にすることができる。
【０００９】
以上説明のように本発明によれば、Ｎチャネル及びＰ
チャネルのMIS電界効果トランジスタを使用したＣ−MOS
ゲートアレイにおいて、ソースドレイン領域と基体コン
タクト領域との表面上のレイアウト間隔を概略ゼロで形
成できることによる高集積化を（従来例に比較し、基本
セル面積は、第１の実施例の場合約85％、第２の実施例
の場合約75％になる）、微細な基本セルからなるＣ−MO
Sゲートアレイを形成できるため、配線容量及び配線抵
抗を減少することができることによる高速化及び歩留り
の高い大規模な半導体集積回路を形成できることによる
高機能化を可能にすることができる。 即ち、極めて高速、高機能且つ高集積なＣ−MOSゲー
トアレイを得ることができる。
チャネルのMIS電界効果トランジスタを使用したＣ−MOS
ゲートアレイにおいて、ソースドレイン領域と基体コン
タクト領域との表面上のレイアウト間隔を概略ゼロで形
成できることによる高集積化を（従来例に比較し、基本
セル面積は、第１の実施例の場合約85％、第２の実施例
の場合約75％になる）、微細な基本セルからなるＣ−MO
Sゲートアレイを形成できるため、配線容量及び配線抵
抗を減少することができることによる高速化及び歩留り
の高い大規模な半導体集積回路を形成できることによる
高機能化を可能にすることができる。 即ち、極めて高速、高機能且つ高集積なＣ−MOSゲー
トアレイを得ることができる。
【図１】 本発明のＣ−MOSゲートアレイにおける第１
の実施例の平面図
の実施例の平面図
【図２】 本発明のＣ−MOSゲートアレイにおける第１
の実施例のチャネル長方向の側断面図
の実施例のチャネル長方向の側断面図
【図３】 本発明のＣ−MOSゲートアレイにおける第１
の実施例のチャネル幅方向の側断面図
の実施例のチャネル幅方向の側断面図
【図４】 本発明のＣ−MOSゲートアレイにおける第２
の実施例の平面図
の実施例の平面図
【図５】 本発明のＣ−MOSゲートアレイにおける第２
の実施例のチャネル長方向の側断面図
の実施例のチャネル長方向の側断面図
【図６】 本発明のＣ−MOSゲートアレイにおける第２
の実施例のチャネル幅方向の側断面図
の実施例のチャネル幅方向の側断面図
【図７】 本発明のＣ−MOSゲートアレイにおける製造
方法の一実施例の工程断面図
方法の一実施例の工程断面図
【図８】 本発明のＣ−MOSゲートアレイにおける製造
方法の一実施例の工程断面図
方法の一実施例の工程断面図
【図９】 本発明のＣ−MOSゲートアレイにおける製造
方法の一実施例の工程断面図
方法の一実施例の工程断面図
【図１０】 本発明のＣ−MOSゲートアレイにおける製
造方法の一実施例の工程断面図
造方法の一実施例の工程断面図
【図１１】 本発明のＣ−MOSゲートアレイにおける製
造方法の一実施例の工程断面図
造方法の一実施例の工程断面図
【図１２】 従来のＣ−MOSゲートアレイの平面図
【図１３】 従来のＣ−MOSゲートアレイのチャネル長
方向の側断面図
方向の側断面図
【図１４】 従来のＣ−MOSゲートアレイのチャネル幅
方向の側断面図
方向の側断面図
１……ｐ−型シリコン基板 ２……ｎ型不純物ウエル領域 ３……ｐ型不純物ウエル領域 ４……ｎ＋型チャネルストッパー領域 ５……ｐ＋型チャネルストッパー領域 ６……ｐ＋型ソースドレイン領域 ７……ｎ＋型ソースドレイン領域 ８……ｎ＋型不純物領域 ９……フィールド酸化膜 10……ゲート酸化膜 11……ゲート電極 12……不純物ブロック用酸化膜 13……燐珪酸ガラス（PSG）膜 14a……電極コンタクト窓形成可能領域 14b……電極コンタクト窓 15……Al配線 16……トレンチ側壁絶縁膜 17……基体コンタクト領域形成用の選択化学気相成長導
電膜 18……ｐ＋型不純物領域 19……基体コンタクト領域接続用に規定されたAl配線
電膜 18……ｐ＋型不純物領域 19……基体コンタクト領域接続用に規定されたAl配線
Claims (2)
- 【請求項１】半導体基体と、前記半導体基体に選択的に
設けられたトレンチと、前記トレンチの側壁に自己整合
して設けられた側壁絶縁膜と、前記側壁絶縁膜に自己整
合して前記トレンチの底部の前記半導体基体に設けられ
た、前記半導体基体と同一導電型の高濃度の不純物領域
と、前記側壁絶縁膜の内側の前記トレンチを埋め込んだ
導電膜とからなる基体コンタクト領域と、前記半導体基
体上にゲート絶縁膜を介して選択的に設けられたゲート
電極と、前記ゲート電極及び前記トレンチに自己整合し
て前記半導体基体に設けられた、前記半導体基体と反対
導電型の不純物拡散層からなるソースドレイン領域と、
前記基体コンタクト領域上を含む前記半導体基体上に設
けられた層間絶縁膜と、前記層間絶縁膜を選択的に開孔
した電極コンタクト窓と、前記電極コンタクト窓を介し
て前記基体コンタクト領域に接続された配線体とを備
え、前記ソースドレイン領域と前記基体コンタクト領域
との表面上のレイアウト間隔が概略ゼロで構成されてい
るＮチャネル及びＰチャネルのMISFETからなる基本セル
を有し、前記基体コンタクト領域を介して、前記配線体
から前記半導体基体に電位が印加されていることを特徴
とするＣ−MOSゲートアレイ。 - 【請求項２】半導体基体に選択的にトレンチを形成する
工程と、前記トレンチに自己整合して前記トレンチの側
壁に側壁絶縁膜を形成する工程と、前記側壁絶縁膜に自
己整合して前記トレンチの底部の前記半導体基体に、前
記半導体基体と同一導電型の高濃度の不純物領域を形成
する工程と、前記側壁絶縁膜を介して前記トレンチに導
電膜を埋め込む工程と、前記トレンチに自己整合して前
記半導体基体に、前記半導体基体と反対導電型のソース
ドレイン領域を形成する工程と、層間絶縁膜を形成する
工程と、前記導電膜上の前記層間絶縁膜を選択的に開孔
し、電極コンタクト窓を形成する工程と、前記電極コン
タクト窓を介して配線体を形成する工程とが含まれてな
ることを特徴とする基体コンタクトの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10235590A JP3314341B2 (ja) | 1990-04-18 | 1990-04-18 | Ｃ−ｍｏｓゲートアレイ及び基体コンタクトの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10235590A JP3314341B2 (ja) | 1990-04-18 | 1990-04-18 | Ｃ−ｍｏｓゲートアレイ及び基体コンタクトの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH042164A JPH042164A (ja) | 1992-01-07 |
| JP3314341B2 true JP3314341B2 (ja) | 2002-08-12 |
Family
ID=14325164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10235590A Expired - Fee Related JP3314341B2 (ja) | 1990-04-18 | 1990-04-18 | Ｃ−ｍｏｓゲートアレイ及び基体コンタクトの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3314341B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2580271Y2 (ja) * | 1991-09-02 | 1998-09-03 | アルプス電気株式会社 | 可変抵抗器 |
| EP0690509A1 (en) * | 1994-06-30 | 1996-01-03 | Texas Instruments Incorporated | Substrate contact for gate array base cell and method of forming same |
-
1990
- 1990-04-18 JP JP10235590A patent/JP3314341B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH042164A (ja) | 1992-01-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |