JPH05110085A - 電界効果型半導体装置およびその製造方法 - Google Patents
電界効果型半導体装置およびその製造方法Info
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- JPH05110085A JPH05110085A JP3264651A JP26465191A JPH05110085A JP H05110085 A JPH05110085 A JP H05110085A JP 3264651 A JP3264651 A JP 3264651A JP 26465191 A JP26465191 A JP 26465191A JP H05110085 A JPH05110085 A JP H05110085A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【目的】 寄生トランジスタの導通による電界効果型半
導体装置の破壊を防止する。 【構成】 チャネル形成領域６の内側には、ｎ+ ソース
領域５がリング状に露出したエリア５Ｒがある。このエ
リア５Ｒの内側においては、ｐ形半導体領域３とｎ+ ソ
ース領域５とが市松模様に相当するパターンで交互に露
出している。ソース電極はエリアＡＲにおいてｎ+ ソー
ス領域５とｐ形半導体領域３とに接触する。ホール電流
はエリア５Ｒを介してｐ形半導体領域３ｂに流れるが、
この経路の長さは短いためにこの経路における電圧降下
は小さい。このため、ｐ形半導体領域３，ｎ+ ソース領
域５およびその下に存在するｎドレイン領域で形成され
る寄生ｎｐｎトランジスタはＯＮ状態にならない。 【効果】 寄生ｎｐｎトランジスタの導通による破壊が
防止される。
導体装置の破壊を防止する。 【構成】 チャネル形成領域６の内側には、ｎ+ ソース
領域５がリング状に露出したエリア５Ｒがある。このエ
リア５Ｒの内側においては、ｐ形半導体領域３とｎ+ ソ
ース領域５とが市松模様に相当するパターンで交互に露
出している。ソース電極はエリアＡＲにおいてｎ+ ソー
ス領域５とｐ形半導体領域３とに接触する。ホール電流
はエリア５Ｒを介してｐ形半導体領域３ｂに流れるが、
この経路の長さは短いためにこの経路における電圧降下
は小さい。このため、ｐ形半導体領域３，ｎ+ ソース領
域５およびその下に存在するｎドレイン領域で形成され
る寄生ｎｐｎトランジスタはＯＮ状態にならない。 【効果】 寄生ｎｐｎトランジスタの導通による破壊が
防止される。
Description
【０００１】
【産業上の利用分野】この発明は電界効果型半導体装置
およびその製造方法に関するもので、特に、寄生トラン
ジスタの導通による電界効果型半導体装置の破壊を防止
するための改良に関する。
およびその製造方法に関するもので、特に、寄生トラン
ジスタの導通による電界効果型半導体装置の破壊を防止
するための改良に関する。
【０００２】
【従来の技術】＜従来装置の構成＞図２２は、従来のＮ
チャネル型パワーＭＯＳ電界効果トランジスタ（以下、
「パワーＭＯＳＦＥＴ」と呼ぶ）４０１の１セルの構造
を示す平面図である。また、図２２のＡ３−Ａ３線およ
びＢ３−Ｂ３線における断面図が、それぞれ図２３およ
び図２４に示されている。図２２は、図２３のＣ３−Ｃ
３線から見た平面図に相当する。
チャネル型パワーＭＯＳ電界効果トランジスタ（以下、
「パワーＭＯＳＦＥＴ」と呼ぶ）４０１の１セルの構造
を示す平面図である。また、図２２のＡ３−Ａ３線およ
びＢ３−Ｂ３線における断面図が、それぞれ図２３およ
び図２４に示されている。図２２は、図２３のＣ３−Ｃ
３線から見た平面図に相当する。
【０００３】図２４に示すように、このパワーＭＯＳＦ
ＥＴ４０１は、ｎ- ドレイン領域１ａとｎ+ ドレイン領
域１ｂとを備えている。ｎ+ ドレイン領域１ｂの上面部
分にはｐ形領域２０が選択的に形成されている。ｐ形領
域２０は、ｐ+ 半導体領域４とｐ形半導体領域３との組
合せからなり、ｐ形半導体領域３の辺縁部は図２２に示
すように矩形リング状のチャネル形成領域６となってい
る。
ＥＴ４０１は、ｎ- ドレイン領域１ａとｎ+ ドレイン領
域１ｂとを備えている。ｎ+ ドレイン領域１ｂの上面部
分にはｐ形領域２０が選択的に形成されている。ｐ形領
域２０は、ｐ+ 半導体領域４とｐ形半導体領域３との組
合せからなり、ｐ形半導体領域３の辺縁部は図２２に示
すように矩形リング状のチャネル形成領域６となってい
る。
【０００４】ｐ形領域２０の上面部分には選択的にｎ+
ソース領域５が形成されている。図２２に示すように、
ｎ+ ソース領域５は矩形リング状となっており、ｐ形半
導体領域３はその中央部分において露出している。
ソース領域５が形成されている。図２２に示すように、
ｎ+ ソース領域５は矩形リング状となっており、ｐ形半
導体領域３はその中央部分において露出している。
【０００５】ｐ形領域２０とｎ+ ソース領域５とのこの
ような幾何学的関係が図２５に模式的に示されている。
ただし、この図２５においては理解を容易にする目的で
ｐ形領域２０とｎ+ ソース領域５とは上下方向に分離し
て描かれており、それぞれの形状も簡略化してある。
ような幾何学的関係が図２５に模式的に示されている。
ただし、この図２５においては理解を容易にする目的で
ｐ形領域２０とｎ+ ソース領域５とは上下方向に分離し
て描かれており、それぞれの形状も簡略化してある。
【０００６】図２４に戻って、これらの半導体領域から
なる半導体基体の上主面の上には、ゲート酸化膜７が選
択的に形成され、その上にはゲート電極８が設けられて
いる。また、ゲート電極８の上には層間絶縁膜９が存在
する。
なる半導体基体の上主面の上には、ゲート酸化膜７が選
択的に形成され、その上にはゲート電極８が設けられて
いる。また、ゲート電極８の上には層間絶縁膜９が存在
する。
【０００７】図２２には、ｐ形半導体領域３の全体を形
成する際に使用されるマスクパターン１１が破線で示さ
れている。また、ｎ+ ソース領域５を形成する際に使用
されるマスクパターン１２と、絶縁膜７，９をパターニ
ングする際に使用されるマスクパターン１３も示されて
いる。
成する際に使用されるマスクパターン１１が破線で示さ
れている。また、ｎ+ ソース領域５を形成する際に使用
されるマスクパターン１２と、絶縁膜７，９をパターニ
ングする際に使用されるマスクパターン１３も示されて
いる。
【０００８】このパワーＭＯＳＦＥＴ４０１の上面には
ソース電極１０が形成されており、その一部が絶縁膜
７，９のウインドウの中においてｐ形半導体領域３とｎ
+ ソース領域５とに接触している。これによって、ｐ形
半導体領域３とｎ+ ソース領域５とには互いに短絡され
るとともに、それらにはソース電極１０からソース電位
が与えられる。図２５において梨地で示したエリア３
ｃ，５ｃは、領域３，５のうちソース電極１０に接触す
る部分を示している。
ソース電極１０が形成されており、その一部が絶縁膜
７，９のウインドウの中においてｐ形半導体領域３とｎ
+ ソース領域５とに接触している。これによって、ｐ形
半導体領域３とｎ+ ソース領域５とには互いに短絡され
るとともに、それらにはソース電極１０からソース電位
が与えられる。図２５において梨地で示したエリア３
ｃ，５ｃは、領域３，５のうちソース電極１０に接触す
る部分を示している。
【０００９】また、このパワーＭＯＳＦＥＴ４０１の下
面には、ｎ- ドレイン領域１ａに接触するドレイン電極
１４が形成されている。
面には、ｎ- ドレイン領域１ａに接触するドレイン電極
１４が形成されている。
【００１０】＜従来装置の動作と特性＞このパワーＭＯ
ＳＦＥＴ４０１においては、ドレイン電極１４とソース
電極１０との間にドレイン電圧を印加し、ゲート電極８
とソース電極１０との間にゲート電圧を印加すると、チ
ャネル形成領域６にチャネルが形成される。そして、こ
のチャネルを介してドレイン電流がドレイン電極１４と
ソース電極１０との間に流れる。そして、ゲート電圧の
大きさを変化させることによって、ドレイン電流の大き
さを制御することができる。
ＳＦＥＴ４０１においては、ドレイン電極１４とソース
電極１０との間にドレイン電圧を印加し、ゲート電極８
とソース電極１０との間にゲート電圧を印加すると、チ
ャネル形成領域６にチャネルが形成される。そして、こ
のチャネルを介してドレイン電流がドレイン電極１４と
ソース電極１０との間に流れる。そして、ゲート電圧の
大きさを変化させることによって、ドレイン電流の大き
さを制御することができる。
【００１１】
【発明が解決しようとする課題】ところで、このパワー
ＭＯＳＦＥＴ４０１においては、図２６に示すように、
ｐ形半導体領域３をベースＢとし、ｎ- ドレイン領域１
ａとｎ+ ソース領域５とをそれぞれコレクタＣ，エミッ
タＥとするｎｐｎ寄生バイポーラトランジスタＴＲが存
在する。そして、このパワーＭＯＳＦＥＴ４０１をたと
えばモータの駆動回路に使用した場合において、パワー
ＭＯＳＦＥＴ４０１をＯＮ状態からＯＦＦ状態に切換え
ると、過渡的にモータ側の逆起電力がドレイン電極１４
とソース電極１０との間に印加され、ｐ形半導体領域３
とｎ- ドレイン領域１ａからなる寄生ダイオードが導通
状態となる。この後、ＯＦＦ状態にはいり、パワーＭＯ
ＳＦＥＴ４０１のドレイン電極１４とソース電極１０と
の間に電源電圧が印加されるとｎ- ドレイン領域１ａ，
およびｎ+ ドレイン領域１ｂ内の残留キャリアが図２６
に破線Ｆで示すようにソース電極１０側に移動する。
ＭＯＳＦＥＴ４０１においては、図２６に示すように、
ｐ形半導体領域３をベースＢとし、ｎ- ドレイン領域１
ａとｎ+ ソース領域５とをそれぞれコレクタＣ，エミッ
タＥとするｎｐｎ寄生バイポーラトランジスタＴＲが存
在する。そして、このパワーＭＯＳＦＥＴ４０１をたと
えばモータの駆動回路に使用した場合において、パワー
ＭＯＳＦＥＴ４０１をＯＮ状態からＯＦＦ状態に切換え
ると、過渡的にモータ側の逆起電力がドレイン電極１４
とソース電極１０との間に印加され、ｐ形半導体領域３
とｎ- ドレイン領域１ａからなる寄生ダイオードが導通
状態となる。この後、ＯＦＦ状態にはいり、パワーＭＯ
ＳＦＥＴ４０１のドレイン電極１４とソース電極１０と
の間に電源電圧が印加されるとｎ- ドレイン領域１ａ，
およびｎ+ ドレイン領域１ｂ内の残留キャリアが図２６
に破線Ｆで示すようにソース電極１０側に移動する。
【００１２】ところがこの部分におけるｐ形半導体領域
３の比抵抗は比較的大きい上に、この部分の横方向の長
さが長いため、寄生トランジスタＴＲのベース抵抗Ｒ0
もそれに伴なって大きくなる。特に、図２５に示したよ
うにセルの対角方向の長さＬ４がかなり長いため、この
対角部分を通って移動するキャリアにとっては、ベース
抵抗Ｒ0 が特に大きくなる。
３の比抵抗は比較的大きい上に、この部分の横方向の長
さが長いため、寄生トランジスタＴＲのベース抵抗Ｒ0
もそれに伴なって大きくなる。特に、図２５に示したよ
うにセルの対角方向の長さＬ４がかなり長いため、この
対角部分を通って移動するキャリアにとっては、ベース
抵抗Ｒ0 が特に大きくなる。
【００１３】このようにベース抵抗Ｒ0 が大きいと、こ
の抵抗Ｒ0 による電圧降下が大きくなり、エミッタＥと
ベースＢ間との電圧ＶBEが０．６Ｖを越えると、エミッ
タＥとベースＢは順バイアス状態となる。このような状
態でＯＦＦ時の電源電圧がコレクタＣ−エミッタＥ間に
印加されると、寄生トランジスタの導通によってパワー
ＭＯＳＦＥＴ４０１が破壊してしまうという問題があ
る。
の抵抗Ｒ0 による電圧降下が大きくなり、エミッタＥと
ベースＢ間との電圧ＶBEが０．６Ｖを越えると、エミッ
タＥとベースＢは順バイアス状態となる。このような状
態でＯＦＦ時の電源電圧がコレクタＣ−エミッタＥ間に
印加されると、寄生トランジスタの導通によってパワー
ＭＯＳＦＥＴ４０１が破壊してしまうという問題があ
る。
【００１４】＜発明の目的＞この発明は、上述した従来
技術の欠点の克服を意図しており、寄生トランジスタの
導通による破壊を防止するに可能な電界効果型半導体装
置とその製造方法を得ることを目的とする。
技術の欠点の克服を意図しており、寄生トランジスタの
導通による破壊を防止するに可能な電界効果型半導体装
置とその製造方法を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明の電界効果型半
導体装置は、半導体基体およびその両主面上に形成され
た構造を有している。
導体装置は、半導体基体およびその両主面上に形成され
た構造を有している。
【００１６】このうち半導体基体は、(a-1) 前記半導体
基体の上主面に露出する第１導電形式の第１の半導体領
域；(a-2) 前記第１の半導体領域の上面部分に選択的に
形成され、前記半導体基体の前記上主面に選択的に露出
する第２導電形式の第２の半導体領域；および(a-3) 前
記第２の半導体領域の上面部分に選択的に形成され、前
記第２の半導体領域の露出面の辺縁部分の内側で露出す
るリング状露出エリアと、前記リング状露出エリアの内
側において前記第２の半導体領域と交互に露出して前記
半導体基体の前記上主面の上に交互露出パターンを形成
する第１導電形式の第３の半導体領域を備えている。
基体の上主面に露出する第１導電形式の第１の半導体領
域；(a-2) 前記第１の半導体領域の上面部分に選択的に
形成され、前記半導体基体の前記上主面に選択的に露出
する第２導電形式の第２の半導体領域；および(a-3) 前
記第２の半導体領域の上面部分に選択的に形成され、前
記第２の半導体領域の露出面の辺縁部分の内側で露出す
るリング状露出エリアと、前記リング状露出エリアの内
側において前記第２の半導体領域と交互に露出して前記
半導体基体の前記上主面の上に交互露出パターンを形成
する第１導電形式の第３の半導体領域を備えている。
【００１７】また、半導体基体の上主面上の構造とし
て、この電界効果型半導体装置は、(b) 前記半導体基体
の前記上主面の上に選択的に形成されて、交互露出パタ
ーンの一部を覆う所定エリアの上にウインドウを有する
絶縁層；(c) 前記絶縁膜の中に埋設されて、前記第２の
半導体領域の露出面の前記辺縁部分に対向する制御電極
層；および(d) 前記ウインドウの中に形成されて、前記
所定エリアにおいて前記交互露出パターンに接触する第
１の主電極層を備える。
て、この電界効果型半導体装置は、(b) 前記半導体基体
の前記上主面の上に選択的に形成されて、交互露出パタ
ーンの一部を覆う所定エリアの上にウインドウを有する
絶縁層；(c) 前記絶縁膜の中に埋設されて、前記第２の
半導体領域の露出面の前記辺縁部分に対向する制御電極
層；および(d) 前記ウインドウの中に形成されて、前記
所定エリアにおいて前記交互露出パターンに接触する第
１の主電極層を備える。
【００１８】さらに、前記半導体基体の下主面の上に
は、(e) 第２の主電極層が形成されている。
は、(e) 第２の主電極層が形成されている。
【００１９】好ましくは、前記第３の半導体領域を、(a
-3-1) 前記所定エリアの中央部分に選択的に露出する第
１の部分と、(a-3-1) 前記所定エリアの辺縁部分と前記
所定エリアの外部とにまたがって選択的に露出する複数
の第２の部分とを有するように構成する。
-3-1) 前記所定エリアの中央部分に選択的に露出する第
１の部分と、(a-3-1) 前記所定エリアの辺縁部分と前記
所定エリアの外部とにまたがって選択的に露出する複数
の第２の部分とを有するように構成する。
【００２０】一方、この発明の電界効果型半導体装置の
製造方法においては、まず、(a) 第１導電形式の第１の
半導体領域を備えた半導体基体であって、かつ前記第１
の半導体領域が前記半導体基体の上主面に露出している
ような前記半導体基体を準備する。そして、(b) 前記半
導体基体の前記上主面に第２導電形式の不純物を選択的
に導入することによって、前記半導体基体の前記上主面
に選択的に露出する第２導電形式の第２の半導体領域を
前記第１の半導体領域の上面部分に選択的に形成する。
製造方法においては、まず、(a) 第１導電形式の第１の
半導体領域を備えた半導体基体であって、かつ前記第１
の半導体領域が前記半導体基体の上主面に露出している
ような前記半導体基体を準備する。そして、(b) 前記半
導体基体の前記上主面に第２導電形式の不純物を選択的
に導入することによって、前記半導体基体の前記上主面
に選択的に露出する第２導電形式の第２の半導体領域を
前記第１の半導体領域の上面部分に選択的に形成する。
【００２１】次に、(c) 前記半導体基体の前記上主面の
上に酸化膜を形成し、(d) 前記酸化膜のうち前記第２の
半導体領域に対向する部分を含むエリアの上に第１のウ
インドウを有する制御電極層を、前記酸化膜の上に形成
する。
上に酸化膜を形成し、(d) 前記酸化膜のうち前記第２の
半導体領域に対向する部分を含むエリアの上に第１のウ
インドウを有する制御電極層を、前記酸化膜の上に形成
する。
【００２２】また、(e) 前記第１のウインドウを介して
前記半導体基体の前記上主面に第２導電形式の不純物を
選択的にさらに導入し、(f) 前記工程(e) で導入された
第２導電形式の前記不純物を前記第１の半導体領域の中
に選択的に拡散させ、それによって前記半導体基体のう
ち前記制御電極層の下に存在する部分まで前記第２の半
導体領域を広げる。
前記半導体基体の前記上主面に第２導電形式の不純物を
選択的にさらに導入し、(f) 前記工程(e) で導入された
第２導電形式の前記不純物を前記第１の半導体領域の中
に選択的に拡散させ、それによって前記半導体基体のう
ち前記制御電極層の下に存在する部分まで前記第２の半
導体領域を広げる。
【００２３】次に、(g) 前記酸化膜のうち前記第１のウ
インドウの下に存在する部分を選択的に除去することに
よって、前記制御電極層の下に存在する第１の絶縁膜
と、前記第１のウインドウの中に選択的に存在する絶縁
パターンとの組合せを得る。
インドウの下に存在する部分を選択的に除去することに
よって、前記制御電極層の下に存在する第１の絶縁膜
と、前記第１のウインドウの中に選択的に存在する絶縁
パターンとの組合せを得る。
【００２４】さらに、(h) 前記絶縁パターンをマスクと
して使用しつつ、前記第２の半導体領域の露出面から第
１導電形式の不純物を選択的に導入することによって、
前記エリアの内側において前記第２の半導体領域と交互
に露出して前記半導体基体の前記上主面の上に交互露出
パターンを形成する第１導電形式の第３の半導体領域
を、前記第２の半導体領域の上面部分に選択的に形成す
る。
して使用しつつ、前記第２の半導体領域の露出面から第
１導電形式の不純物を選択的に導入することによって、
前記エリアの内側において前記第２の半導体領域と交互
に露出して前記半導体基体の前記上主面の上に交互露出
パターンを形成する第１導電形式の第３の半導体領域
を、前記第２の半導体領域の上面部分に選択的に形成す
る。
【００２５】次の工程(i) では前記絶縁パターンが除去
される。
される。
【００２６】さらに、この製造方法は、(j) 前記制御電
極層の側面および上面を覆い、かつ前記交互露出パター
ンの一部に対向する第２のウインドウを有する第２の絶
縁膜を形成する工程と、(k) 前記第２のウインドウの中
に第１の主電極層を形成する工程と、(l) 前記半導体基
体の下主面の上に第２の主電極層を形成する工程とを備
える。
極層の側面および上面を覆い、かつ前記交互露出パター
ンの一部に対向する第２のウインドウを有する第２の絶
縁膜を形成する工程と、(k) 前記第２のウインドウの中
に第１の主電極層を形成する工程と、(l) 前記半導体基
体の下主面の上に第２の主電極層を形成する工程とを備
える。
【００２７】
【作用】この発明の電界効果型半導体装置では、半導体
基体の上主面において、第２の半導体領域の露出部が第
３の半導体領域の露出部と交互に配列して交互露出パタ
ーンを形成している。そしてこの交互露出パターンの一
部が第１の主電極層に接触している。したがって、第２
の半導体領域の露出部は１カ所ではなく複数の場所にお
いて第１の主電極層に接触していることになる。
基体の上主面において、第２の半導体領域の露出部が第
３の半導体領域の露出部と交互に配列して交互露出パタ
ーンを形成している。そしてこの交互露出パターンの一
部が第１の主電極層に接触している。したがって、第２
の半導体領域の露出部は１カ所ではなく複数の場所にお
いて第１の主電極層に接触していることになる。
【００２８】このため、第１の半導体領域から第２の半
導体領域を介して第１の主電極層へとキャリアが移動す
る際に、第２の半導体領域の各露出部のうち最も近い部
分を通ってキャリアが第１の主電極層へ到達可能であ
る。したがって、キャリアは第２の半導体領域のうちの
比較的短い距離を通るだけであって、第１から第３の半
導体領域によって形成される寄生トランジスタがオン状
態になることを防止できる。
導体領域を介して第１の主電極層へとキャリアが移動す
る際に、第２の半導体領域の各露出部のうち最も近い部
分を通ってキャリアが第１の主電極層へ到達可能であ
る。したがって、キャリアは第２の半導体領域のうちの
比較的短い距離を通るだけであって、第１から第３の半
導体領域によって形成される寄生トランジスタがオン状
態になることを防止できる。
【００２９】その結果、寄生トランジスタの導通による
電界効果型半導体装置の破壊が有効に防止可能である。
電界効果型半導体装置の破壊が有効に防止可能である。
【００３０】第１の主電極層は交互露出パターンの一部
に接触していることから、交互露出パターンの他の部分
は制御電極を埋設してある絶縁層の下に存在することに
なる。換言すれば、この発明では上記絶縁層の側端エッ
ジを交互露出パターンの外部のリング状露出エリアにま
で後退させる必要はなく、この絶縁層と制御電極との形
成におけるマスク合わせの精度にとらわれずに、寄生ト
ランジスタの導通による破壊を防止した電界効果型半導
体装置を得ることができる。
に接触していることから、交互露出パターンの他の部分
は制御電極を埋設してある絶縁層の下に存在することに
なる。換言すれば、この発明では上記絶縁層の側端エッ
ジを交互露出パターンの外部のリング状露出エリアにま
で後退させる必要はなく、この絶縁層と制御電極との形
成におけるマスク合わせの精度にとらわれずに、寄生ト
ランジスタの導通による破壊を防止した電界効果型半導
体装置を得ることができる。
【００３１】また、この発明の製造方法では、上記の利
点を有する電界効果型半導体装置を製造可能である。
点を有する電界効果型半導体装置を製造可能である。
【００３２】
【実施例】＜実施例の構成＞図１は、この発明の実施例
である従来のＮチャネル型絶縁ゲートバーポーラトラン
ジスタ（以下、「ＩＧＢＴ」と呼ぶ）２０１の１セルの
構造を示す平面図である。また、図１のＡ０−Ａ０線お
よびＢ０−Ｂ０線における断面図が、それぞれ図２およ
び図３に示されている。図１は、図２のＣ０−Ｃ０線か
ら見た平面図に相当する。ＩＧＢＴ１０１は多数のセル
のマトリクス配列を有しているが、各セルの構造は実質
的に同一であるため、これらの図１〜図３によってすべ
てのセルを理解可能である。
である従来のＮチャネル型絶縁ゲートバーポーラトラン
ジスタ（以下、「ＩＧＢＴ」と呼ぶ）２０１の１セルの
構造を示す平面図である。また、図１のＡ０−Ａ０線お
よびＢ０−Ｂ０線における断面図が、それぞれ図２およ
び図３に示されている。図１は、図２のＣ０−Ｃ０線か
ら見た平面図に相当する。ＩＧＢＴ１０１は多数のセル
のマトリクス配列を有しているが、各セルの構造は実質
的に同一であるため、これらの図１〜図３によってすべ
てのセルを理解可能である。
【００３３】図２に示すように、このＩＧＢＴ１０１
は、半導体基体１００と、その上主面Ｓ１および下主面
Ｓ２に形成された構造とを備えている。半導体基体１０
０の最下部はｐ+ ドレイン領域２となっており、このｐ
+ ドレイン領域２の上にはｎ- ドレイン領域１ａとｎ+
ドレイン領域１ｂとがこの順序で形成されてｎドレイン
領域１を構成している。ＩＧＢＴ１０１の下主面Ｓ２に
は、ｐ+ ドレイン領域２に接触するドレイン電極１４が
形成されている。
は、半導体基体１００と、その上主面Ｓ１および下主面
Ｓ２に形成された構造とを備えている。半導体基体１０
０の最下部はｐ+ ドレイン領域２となっており、このｐ
+ ドレイン領域２の上にはｎ- ドレイン領域１ａとｎ+
ドレイン領域１ｂとがこの順序で形成されてｎドレイン
領域１を構成している。ＩＧＢＴ１０１の下主面Ｓ２に
は、ｐ+ ドレイン領域２に接触するドレイン電極１４が
形成されている。
【００３４】ｎ+ ドレイン領域１ｂの上面部分にはｐ形
領域２０が選択的に形成されている。ｐ形領域２０は、
ｐ+ 半導体領域４とｐ形半導体領域３との組合せからな
り、ｐ形半導体領域３の辺縁部は図１に示すように矩形
リング状のチャネル形成領域６となっている。
領域２０が選択的に形成されている。ｐ形領域２０は、
ｐ+ 半導体領域４とｐ形半導体領域３との組合せからな
り、ｐ形半導体領域３の辺縁部は図１に示すように矩形
リング状のチャネル形成領域６となっている。
【００３５】ｐ形領域２０の上面部分には選択的にｎ+
ソース領域５が形成されている。ｐ形領域２０とｎ+ ソ
ース領域５との幾何学的関係が図５に模式的に示されて
いる。ただし、この図５においては図２５と同様に、理
解を容易にする目的でｐ形領域２０とｎ+ ソース領域５
とは上下方向に分離して描かれており、それぞれの形状
も簡略化してある。
ソース領域５が形成されている。ｐ形領域２０とｎ+ ソ
ース領域５との幾何学的関係が図５に模式的に示されて
いる。ただし、この図５においては図２５と同様に、理
解を容易にする目的でｐ形領域２０とｎ+ ソース領域５
とは上下方向に分離して描かれており、それぞれの形状
も簡略化してある。
【００３６】この図５に示すように、ｎ+ ソース領域５
は矩形リング状のリング部分５Ｒと、このリング部分５
Ｒの内側において複数の矩形の透孔を有するパターン部
５Ｐとを有している。そして、ｐ形半導体領域３の各部
分に相当する矩形のｐ形半導体領域３ａ，３ｂがこのパ
ターン部５Ｐの各透孔を通して露出している。ｐ形半導
体領域３ａはｐ形領域２０の中心に存在し、ｐ形半導体
領域３ｂはｐ形半導体領域３ａの各頂点からｎ+ ソース
領域５の各コーナに向う対角方向に繋がる４個の領域か
らなっている。図４に示すように、正確にはこれらのｐ
形半導体領域３ａ，３ｂは、それらの頂点部分において
互いに連結している。
は矩形リング状のリング部分５Ｒと、このリング部分５
Ｒの内側において複数の矩形の透孔を有するパターン部
５Ｐとを有している。そして、ｐ形半導体領域３の各部
分に相当する矩形のｐ形半導体領域３ａ，３ｂがこのパ
ターン部５Ｐの各透孔を通して露出している。ｐ形半導
体領域３ａはｐ形領域２０の中心に存在し、ｐ形半導体
領域３ｂはｐ形半導体領域３ａの各頂点からｎ+ ソース
領域５の各コーナに向う対角方向に繋がる４個の領域か
らなっている。図４に示すように、正確にはこれらのｐ
形半導体領域３ａ，３ｂは、それらの頂点部分において
互いに連結している。
【００３７】ｎ+ ソース領域５のパターン部Ｐがｐ形半
導体領域３ａ，３ｂと交互に露出していることによっ
て、半導体基体１００の上主面Ｓ１には、図１に示すよ
うに、交互露出パターンＡＰが形成される。この交互露
出パターンＡＰはｎ+ ソース領域５のリング部分５Ｒの
内側に存在する市松模様のパターンとなっている。
導体領域３ａ，３ｂと交互に露出していることによっ
て、半導体基体１００の上主面Ｓ１には、図１に示すよ
うに、交互露出パターンＡＰが形成される。この交互露
出パターンＡＰはｎ+ ソース領域５のリング部分５Ｒの
内側に存在する市松模様のパターンとなっている。
【００３８】図２，図３に戻って、半導体基体１００の
上主面Ｓ１の上には、ゲート酸化膜７が選択的に形成さ
れ、その上にはゲート電極８が設けられている。また、
ゲート酸化膜８の上部には層間絶縁膜９とが存在する。
絶縁膜７，９からなる絶縁層のうち、ゲート電極８の側
部に存在する部分はゲート側面絶縁膜９ａとなってい
る。このゲート側面絶縁膜９ａはウインドウＷを規定し
ており、ウインドウＷの底面は主面Ｓ１上のエリアＡＲ
となっている。図２において、ゲート側面絶縁膜９ａの
エッジＥＤはｐ形半導体領域３ｂの上に存在することに
注意されたい。このような位置関係を採用することによ
る利点については後述する。
上主面Ｓ１の上には、ゲート酸化膜７が選択的に形成さ
れ、その上にはゲート電極８が設けられている。また、
ゲート酸化膜８の上部には層間絶縁膜９とが存在する。
絶縁膜７，９からなる絶縁層のうち、ゲート電極８の側
部に存在する部分はゲート側面絶縁膜９ａとなってい
る。このゲート側面絶縁膜９ａはウインドウＷを規定し
ており、ウインドウＷの底面は主面Ｓ１上のエリアＡＲ
となっている。図２において、ゲート側面絶縁膜９ａの
エッジＥＤはｐ形半導体領域３ｂの上に存在することに
注意されたい。このような位置関係を採用することによ
る利点については後述する。
【００３９】図１には、ｐ形半導体領域３の全体を形成
する際に使用されるマスクパターン１１が破線で示され
ている。また、ｎ+ ソース領域５を形成する際に使用さ
れるマスクパターン１２と、絶縁膜７，９を形成する際
に使用されるマスクパターン１３も示されている。マス
クパターン１３の範囲は図２のエリアＡＲに相当してお
り、エリアＡＲは交互露出パターンＡＰの中央側の部分
と重なっている。ｐ形半導体領域３ａはエリアＡＲの中
に位置しており、ｐ形半導体領域３ｂのそれぞれはエリ
アＡＲの内部と外部とにまたがって位置している。ｐ形
半導体領域３ａ，３ｂのそれぞれの辺の長さは、たとえ
ばエリアＡＲの各辺の長さの約半分である。
する際に使用されるマスクパターン１１が破線で示され
ている。また、ｎ+ ソース領域５を形成する際に使用さ
れるマスクパターン１２と、絶縁膜７，９を形成する際
に使用されるマスクパターン１３も示されている。マス
クパターン１３の範囲は図２のエリアＡＲに相当してお
り、エリアＡＲは交互露出パターンＡＰの中央側の部分
と重なっている。ｐ形半導体領域３ａはエリアＡＲの中
に位置しており、ｐ形半導体領域３ｂのそれぞれはエリ
アＡＲの内部と外部とにまたがって位置している。ｐ形
半導体領域３ａ，３ｂのそれぞれの辺の長さは、たとえ
ばエリアＡＲの各辺の長さの約半分である。
【００４０】図２，図３においてこのＩＧＢＴ４０１の
上面にはソース電極１０が形成されており、その一部が
絶縁膜７，９のウインドウの中においてｐ形半導体領域
３とｎ+ ソース領域５とに接触している。これによっ
て、ｐ形半導体領域３とｎ+ ソース領域５とには互いに
短絡されるとともに、それらにはソース電極１０からソ
ース電位が与えられる。図５において梨地で示したエリ
ア３ｃ，５ｃは、領域３，５のうちソース電極１０に接
触する部分を示している。エリア５ｃはｎ+ ソース領域
５とソース電極１０との電気的接触を保つためのもので
あり、その接触幅Ｕ（図１）はあまり小さくないほうが
望ましい。この幅Ｕが小さい場合には、ｎ+ ソース領域
５のシート抵抗が増大するためである。これに対して接
触長さＶ（図１）はｎ+ ソース領域５のシート抵抗と無
関係であるため、ｎ+ ソース領域５とソース電極１０と
の電気的接触が達成される限りにおいて比較的小さいほ
うが好ましい。
上面にはソース電極１０が形成されており、その一部が
絶縁膜７，９のウインドウの中においてｐ形半導体領域
３とｎ+ ソース領域５とに接触している。これによっ
て、ｐ形半導体領域３とｎ+ ソース領域５とには互いに
短絡されるとともに、それらにはソース電極１０からソ
ース電位が与えられる。図５において梨地で示したエリ
ア３ｃ，５ｃは、領域３，５のうちソース電極１０に接
触する部分を示している。エリア５ｃはｎ+ ソース領域
５とソース電極１０との電気的接触を保つためのもので
あり、その接触幅Ｕ（図１）はあまり小さくないほうが
望ましい。この幅Ｕが小さい場合には、ｎ+ ソース領域
５のシート抵抗が増大するためである。これに対して接
触長さＶ（図１）はｎ+ ソース領域５のシート抵抗と無
関係であるため、ｎ+ ソース領域５とソース電極１０と
の電気的接触が達成される限りにおいて比較的小さいほ
うが好ましい。
【００４１】＜実施例装置の動作と特性＞このＩＧＢＴ
２０１においては、ドレイン電極１４とソース電極１０
との間にドレイン電圧を印加し、ゲート電極８とソース
電極１０との間にゲート電圧を印加すると、チャネル形
成領域６にチャネルが形成される。そして、このチャネ
ルを介して電子が領域１ａ，１ｂを介してｐ+ ドレイン
領域２へ流入する。これに応じてホールがｐ+ドレイン
領域２から領域１ａ，１ｂを介してｐ形領域２０に流入
し、これらの各電流によって、ドレイン電極１４とソー
ス電極１０との間にドレイン電流が流れる。そして、ゲ
ート電圧の大きさを変化させることによって、ドレイン
電流の大きさを制御することができる。
２０１においては、ドレイン電極１４とソース電極１０
との間にドレイン電圧を印加し、ゲート電極８とソース
電極１０との間にゲート電圧を印加すると、チャネル形
成領域６にチャネルが形成される。そして、このチャネ
ルを介して電子が領域１ａ，１ｂを介してｐ+ ドレイン
領域２へ流入する。これに応じてホールがｐ+ドレイン
領域２から領域１ａ，１ｂを介してｐ形領域２０に流入
し、これらの各電流によって、ドレイン電極１４とソー
ス電極１０との間にドレイン電流が流れる。そして、ゲ
ート電圧の大きさを変化させることによって、ドレイン
電流の大きさを制御することができる。
【００４２】このＩＧＢＴ２０１においても、図６に示
すようにｎｐｎ寄生トランジスタＴＲが形成される。そ
してＯＮ状態においては電子が主としてｐ形半導体領域
３ｂからｎ- ドレイン領域１ａに注入され、それに応じ
てｎ- ドレイン領域１ａからｐ形領域２０に向ってホー
ルが移動し、このホールが寄生トランジスタＴＲのベー
スＢの中を移動する。
すようにｎｐｎ寄生トランジスタＴＲが形成される。そ
してＯＮ状態においては電子が主としてｐ形半導体領域
３ｂからｎ- ドレイン領域１ａに注入され、それに応じ
てｎ- ドレイン領域１ａからｐ形領域２０に向ってホー
ルが移動し、このホールが寄生トランジスタＴＲのベー
スＢの中を移動する。
【００４３】しかしながら、図５に破線で示すようにホ
ール電流Ｆはｐ形領域２０に入った後、比較的短い距離
を移動するだけでｐ形半導体領域３ｂに到達することが
できる。特に、対角方向におけるチャネル形成領域６と
ｐ形半導体領域３ｂとの距離Ｌ１が小さいため、この部
分においてもホールは長い距離を移動せずにｐ形半導体
領域３ｂへ到達可能である。
ール電流Ｆはｐ形領域２０に入った後、比較的短い距離
を移動するだけでｐ形半導体領域３ｂに到達することが
できる。特に、対角方向におけるチャネル形成領域６と
ｐ形半導体領域３ｂとの距離Ｌ１が小さいため、この部
分においてもホールは長い距離を移動せずにｐ形半導体
領域３ｂへ到達可能である。
【００４４】このため、寄生トランジスタＡＲのベース
抵抗Ｒ（図６）は比較的小さな値となり、この抵抗Ｒに
おける電圧降下も小さい。したがって、寄生トランジス
タＡＲが容易にはＯＮ状態とならず、このＩＧＢＴ２０
１のラッチアップが有効に防止される。
抵抗Ｒ（図６）は比較的小さな値となり、この抵抗Ｒに
おける電圧降下も小さい。したがって、寄生トランジス
タＡＲが容易にはＯＮ状態とならず、このＩＧＢＴ２０
１のラッチアップが有効に防止される。
【００４５】＜他の技術との比較＞ここで、この実施例
のＩＧＢＴ２０１の細部構成がどのような意味を持つか
について、他の技術と比較しつつ詳述する。
のＩＧＢＴ２０１の細部構成がどのような意味を持つか
について、他の技術と比較しつつ詳述する。
【００４６】図７は、図２２から図２６と類似の構成に
おいてｎ+ ソース領域５の幅を小さくした装置３０１を
示す。この場合にはｎ+ ソース領域５の下に存在するｐ
形半導体領域３の幅は図２４のものよりも小さく、ラッ
チアップ防止効果が期待できる。しかしながら、この場
合には、エッジＥＤをｎ+ ソース領域５の上に位置させ
るためにゲート側面絶縁膜９ａの横方向の厚さを薄くし
なければならない。そして、ゲート側面絶縁膜９ａの横
方向の厚さは、ゲート電極８のパターニングをする際に
使用されるマスクと、ゲート側面絶縁膜９ａのパターニ
ングをする際に使用されるマスクとの位置決め精度に依
存する。
おいてｎ+ ソース領域５の幅を小さくした装置３０１を
示す。この場合にはｎ+ ソース領域５の下に存在するｐ
形半導体領域３の幅は図２４のものよりも小さく、ラッ
チアップ防止効果が期待できる。しかしながら、この場
合には、エッジＥＤをｎ+ ソース領域５の上に位置させ
るためにゲート側面絶縁膜９ａの横方向の厚さを薄くし
なければならない。そして、ゲート側面絶縁膜９ａの横
方向の厚さは、ゲート電極８のパターニングをする際に
使用されるマスクと、ゲート側面絶縁膜９ａのパターニ
ングをする際に使用されるマスクとの位置決め精度に依
存する。
【００４７】このため、図７の装置３０１においてｎ+
ソース領域５の横方向の厚さを著しく薄くすることは困
難であり、それを無理に行なうとゲート電極７の側面側
での絶縁性が低下してしまう。
ソース領域５の横方向の厚さを著しく薄くすることは困
難であり、それを無理に行なうとゲート電極７の側面側
での絶縁性が低下してしまう。
【００４８】これに対して、実施例の装置２０１では図
２に示すようにエッジＥＤはｐ領域３の上に存在し、そ
れをゲート電極８側にずらせる必要はない。このため、
ｎ+ ソース領域５の横方向の厚さを十分に厚くしてゲー
ト電極７の側面側での絶縁性を確保しつつ、ラッチアッ
プの防止が可能である。
２に示すようにエッジＥＤはｐ領域３の上に存在し、そ
れをゲート電極８側にずらせる必要はない。このため、
ｎ+ ソース領域５の横方向の厚さを十分に厚くしてゲー
ト電極７の側面側での絶縁性を確保しつつ、ラッチアッ
プの防止が可能である。
【００４９】図８は実施例装置と比較すべき他の装置３
０２を示す平面図であり、図９は図８のＡ１−Ａ１線で
の断面図である。図９のＣ１−Ｃ１線での平面図が図８
に相当する。この例ではｐ形半導体領域３とｎ+ ソース
領域５とのそれぞれの露出面が市松模様になっているこ
とは実施例装置２０１と同様である。しかしながら、図
８，図９の装置３０２においては絶縁膜７，９のウイン
ドウの底面に相当するエリアが図８の交互露出パターン
の「すべて」を覆っており、この発明の実施例装置２０
１では交互露出パターンの「一部」を覆っている点にお
いて構成上の差がある。また、それに伴なって、エッジ
ＥＤは図８においてｐ形半導体領域３の上ではなく、ｎ
+ ソース領域５の上に位置している。
０２を示す平面図であり、図９は図８のＡ１−Ａ１線で
の断面図である。図９のＣ１−Ｃ１線での平面図が図８
に相当する。この例ではｐ形半導体領域３とｎ+ ソース
領域５とのそれぞれの露出面が市松模様になっているこ
とは実施例装置２０１と同様である。しかしながら、図
８，図９の装置３０２においては絶縁膜７，９のウイン
ドウの底面に相当するエリアが図８の交互露出パターン
の「すべて」を覆っており、この発明の実施例装置２０
１では交互露出パターンの「一部」を覆っている点にお
いて構成上の差がある。また、それに伴なって、エッジ
ＥＤは図８においてｐ形半導体領域３の上ではなく、ｎ
+ ソース領域５の上に位置している。
【００５０】このため、この装置３０２では、エッジＥ
Ｄをｎ+ ソース領域５の上に位置させるためにゲート側
面絶縁膜９ａ下のｎ+ ソース領域５の横方向の長さを長
くしなければならない。このため、寄生トランジスタの
ベース抵抗Ｒ（図９）は、大きな値となり、この抵抗Ｒ
における電圧降下も大きくなる。したがって、寄生トラ
ンジスタがＯＮ状態になり、ラッチアップが発生すると
いう問題が生じる。
Ｄをｎ+ ソース領域５の上に位置させるためにゲート側
面絶縁膜９ａ下のｎ+ ソース領域５の横方向の長さを長
くしなければならない。このため、寄生トランジスタの
ベース抵抗Ｒ（図９）は、大きな値となり、この抵抗Ｒ
における電圧降下も大きくなる。したがって、寄生トラ
ンジスタがＯＮ状態になり、ラッチアップが発生すると
いう問題が生じる。
【００５１】さらに、図９においてソース電極１０とｎ
+ ソース領域５との電気的接触は、図９に現われている
ｎ+ ソース領域５の３つの部分のうちの両側の２つにお
いて達成されている。このため、図９の中央部分に存在
するｎ+ ソース領域５は無用のものであって、それが存
在することによってむしろ図８のｐ形半導体領域３とソ
ース電極１０との接触面積を低下させる。
+ ソース領域５との電気的接触は、図９に現われている
ｎ+ ソース領域５の３つの部分のうちの両側の２つにお
いて達成されている。このため、図９の中央部分に存在
するｎ+ ソース領域５は無用のものであって、それが存
在することによってむしろ図８のｐ形半導体領域３とソ
ース電極１０との接触面積を低下させる。
【００５２】これに対して実施例装置２０１において
は、図２に現われているｎ+ ソース領域５の３つの部分
のうち両側の２つはソース電極１０に直接には接触して
いない。このため、ソース電極１０とｎ+ ソース領域５
との電気的接触を達成するために図２の中央に現われて
いるｎ+ ソース領域５の部分が必要になってくる。この
ように、図８，図９の装置３０２と異なり、この発明の
実施例において交互露出パターンＡＰを形成し、そのパ
ターンのうちの一部にソース電極１０を接触させるのは
十分な技術的理由に基づいている。
は、図２に現われているｎ+ ソース領域５の３つの部分
のうち両側の２つはソース電極１０に直接には接触して
いない。このため、ソース電極１０とｎ+ ソース領域５
との電気的接触を達成するために図２の中央に現われて
いるｎ+ ソース領域５の部分が必要になってくる。この
ように、図８，図９の装置３０２と異なり、この発明の
実施例において交互露出パターンＡＰを形成し、そのパ
ターンのうちの一部にソース電極１０を接触させるのは
十分な技術的理由に基づいている。
【００５３】＜実施例の製造プロセス＞次に、図１２〜
図１９を参照して実施例のＩＧＢＴ２０１の製造プロセ
スについて説明する。
図１９を参照して実施例のＩＧＢＴ２０１の製造プロセ
スについて説明する。
【００５４】まず、ｐ+ ドレイン領域２に相当するｐ型
のシリコンサブストレートＳＢを準備する（図１２）。
そしてその上にエピタキシャル成長によってｎ+ ドレイ
ン領域１ｂとｎ- ドレイン領域１ａとをこの順序で形成
してｎドレイン領域１を構成する。なお、以下の図１３
〜図１８では、ｎ- ドレイン領域１ａから上のみが示さ
れている。
のシリコンサブストレートＳＢを準備する（図１２）。
そしてその上にエピタキシャル成長によってｎ+ ドレイ
ン領域１ｂとｎ- ドレイン領域１ａとをこの順序で形成
してｎドレイン領域１を構成する。なお、以下の図１３
〜図１８では、ｎ- ドレイン領域１ａから上のみが示さ
れている。
【００５５】図１３のステップでは、ｎ- ドレイン領域
１ａの上にシリコン酸化膜３１を形成する。
１ａの上にシリコン酸化膜３１を形成する。
【００５６】次に、このシリコン酸化膜３１を選択的に
エッチングしてウインドウを持つ酸化膜３２（図１４）
とする。そして、このウインドウの中に薄いシリコン酸
化膜３３を形成し、このシリコン酸化膜３３を介して比
較的高濃度のボロンをｎ- ドレイン領域１ａに注入し、
ドライブ工程によって、ｎ- ドレイン領域１ａの表面部
分にｐ+ 領域４１を形成する。
エッチングしてウインドウを持つ酸化膜３２（図１４）
とする。そして、このウインドウの中に薄いシリコン酸
化膜３３を形成し、このシリコン酸化膜３３を介して比
較的高濃度のボロンをｎ- ドレイン領域１ａに注入し、
ドライブ工程によって、ｎ- ドレイン領域１ａの表面部
分にｐ+ 領域４１を形成する。
【００５７】次に、酸化膜３２，３３を除去し、新たに
全面にシリコン酸化膜７ａを形成する（図１５）。ま
た、ポリシリコンをこの酸化膜７ａの上全面に形成し、
その上の全面にレジスト層を設ける。図１のマスクパタ
ーン１１に相当するパターンを持ったマスク５１を使用
してレジスト層の写真製版を行ない、それによってレジ
ストパターン３３を得る。そしてこのレジストパターン
３３をマスクとしてポリシリコンを選択的にエッチング
し、それによって酸化膜７ａ上にゲート電極８を得る。
さらに、このレジストパターン３３と酸化膜７ａとをマ
スクとして比較的低濃度のボロンをさらにｎ- ドレイン
領域１ａの中に選択的に注入し、ｐ+ 半導体領域４２を
得る。
全面にシリコン酸化膜７ａを形成する（図１５）。ま
た、ポリシリコンをこの酸化膜７ａの上全面に形成し、
その上の全面にレジスト層を設ける。図１のマスクパタ
ーン１１に相当するパターンを持ったマスク５１を使用
してレジスト層の写真製版を行ない、それによってレジ
ストパターン３３を得る。そしてこのレジストパターン
３３をマスクとしてポリシリコンを選択的にエッチング
し、それによって酸化膜７ａ上にゲート電極８を得る。
さらに、このレジストパターン３３と酸化膜７ａとをマ
スクとして比較的低濃度のボロンをさらにｎ- ドレイン
領域１ａの中に選択的に注入し、ｐ+ 半導体領域４２を
得る。
【００５８】その後、レジストパターン３３を除去し、
ドライブ工程によって領域４１，４２内のボロンをゲー
ト電極８の下まで拡散させ、図１６のｐ形領域２０を得
る。
ドライブ工程によって領域４１，４２内のボロンをゲー
ト電極８の下まで拡散させ、図１６のｐ形領域２０を得
る。
【００５９】次に、全面にレジスト層を設け、図１７の
マスク５２を使用した写真製版によってこのレジスト層
をパターニングしてレジストパターン３４を得る。この
マスク５２に形成されているパターンは、図１のマスク
パターン１２に相当する。
マスク５２を使用した写真製版によってこのレジスト層
をパターニングしてレジストパターン３４を得る。この
マスク５２に形成されているパターンは、図１のマスク
パターン１２に相当する。
【００６０】そして、レジストパターン３４とゲート電
極８とをマスクとして図１６の酸化膜７ａを選択的にエ
ッチングし、図１７の酸化膜パターン７，７ｂを得る。
これらのうち、酸化膜パターン７が図１のゲート酸化膜
７に相当する。
極８とをマスクとして図１６の酸化膜７ａを選択的にエ
ッチングし、図１７の酸化膜パターン７，７ｂを得る。
これらのうち、酸化膜パターン７が図１のゲート酸化膜
７に相当する。
【００６１】レジストパターン３４を除去した後、酸化
膜パターン７ｂとゲート電極８とをマスクとしてｐ形領
域２０の表面部分にヒ素を選択的に注入する（図１
８）。これによって、ｐ形領域２０の表面部分にｎ+ ソ
ース領域５のパターンが得られる。
膜パターン７ｂとゲート電極８とをマスクとしてｐ形領
域２０の表面部分にヒ素を選択的に注入する（図１
８）。これによって、ｐ形領域２０の表面部分にｎ+ ソ
ース領域５のパターンが得られる。
【００６２】さらに全面に比較的厚いシリコン酸化膜を
設け、図１９のマスク５３を用いたエッチングによって
このシリコン酸化膜を選択的に除去する。マスク５３に
形成されているパターンは、図１のマスクパターン１３
に相当する。これによって、ウインドウＷを有するシリ
コン酸化膜９，９ａを得る。このうち、シリコン酸化膜
９は図１の層間絶縁膜９に相当し、シリコン酸化膜９ａ
は図１のゲート側面絶縁膜９ａに相当する。側面絶縁膜
９ａのエッジＥＤは図１９では、ｎ+ ソース領域５の上
に存在しているが、図２に対応する断面で見た場合には
ｐ形半導体領域３の上に存在する。
設け、図１９のマスク５３を用いたエッチングによって
このシリコン酸化膜を選択的に除去する。マスク５３に
形成されているパターンは、図１のマスクパターン１３
に相当する。これによって、ウインドウＷを有するシリ
コン酸化膜９，９ａを得る。このうち、シリコン酸化膜
９は図１の層間絶縁膜９に相当し、シリコン酸化膜９ａ
は図１のゲート側面絶縁膜９ａに相当する。側面絶縁膜
９ａのエッジＥＤは図１９では、ｎ+ ソース領域５の上
に存在しているが、図２に対応する断面で見た場合には
ｐ形半導体領域３の上に存在する。
【００６３】また、このようにして得られた構造の上面
全面にアルミニウム膜を形成し、図１のソース電極１０
とする。ソース電極１０のうちウインドウＷの中に存在
する部分がｐ形半導体領域３とｎ+ ソース領域５とを短
絡する。
全面にアルミニウム膜を形成し、図１のソース電極１０
とする。ソース電極１０のうちウインドウＷの中に存在
する部分がｐ形半導体領域３とｎ+ ソース領域５とを短
絡する。
【００６４】さらに、半導体基体１００の下主面Ｓ２の
上の全面にアルミニウム膜を形成してドレイン電極１４
を得る。
上の全面にアルミニウム膜を形成してドレイン電極１４
を得る。
【００６５】＜他の実施例＞この発明はｎチャネル型Ｉ
ＧＢＴのみならず、ｐチャネル型ＩＧＢＴや、ＩＧＢＴ
以外の電界効果型半導体装置にも適用可能である。
ＧＢＴのみならず、ｐチャネル型ＩＧＢＴや、ＩＧＢＴ
以外の電界効果型半導体装置にも適用可能である。
【００６６】図１０はこの発明をパワーＭＯＳＦＥＴに
適用した例を示しており、ＩＧＢＴ２０１における図１
に対応する。また、図１１は図１０におけるＡ２−Ａ２
線に沿った断面図であり、図１０はこの図１１のＣ２−
Ｃ２線から見た平面図に相当する。
適用した例を示しており、ＩＧＢＴ２０１における図１
に対応する。また、図１１は図１０におけるＡ２−Ａ２
線に沿った断面図であり、図１０はこの図１１のＣ２−
Ｃ２線から見た平面図に相当する。
【００６７】このパワーＭＯＳＦＥＴ２０２では、図２
のｐ+ ドレイン領域２が存在せず、ｎ+ ドレイン領域１
ｂが半導体基体１００ａの下主面Ｓ２に露出してドレイ
ン電極１４に接触している他は、図１〜図６のＩＧＢＴ
２０１と同様の構造を有する。
のｐ+ ドレイン領域２が存在せず、ｎ+ ドレイン領域１
ｂが半導体基体１００ａの下主面Ｓ２に露出してドレイ
ン電極１４に接触している他は、図１〜図６のＩＧＢＴ
２０１と同様の構造を有する。
【００６８】このパワーＭＯＳＦＥＴは、図２０に示す
ように下面側にｎ- ドレイン領域１ａを有するサブスト
レートを図１２の構造のかわりに使用することと、図２
１に示すようにドレイン電極１４をｎ- ドレイン領域１
ａに接触するように形成することとを除けば、実施例の
ＩＧＢＴ２０１と同様のプロセスによって製造可能であ
る。
ように下面側にｎ- ドレイン領域１ａを有するサブスト
レートを図１２の構造のかわりに使用することと、図２
１に示すようにドレイン電極１４をｎ- ドレイン領域１
ａに接触するように形成することとを除けば、実施例の
ＩＧＢＴ２０１と同様のプロセスによって製造可能であ
る。
【００６９】また、図１〜図６や図１０〜図１１におけ
るｎ+ ソース領域５は、リング状エリア５Ｒの内側にお
いてｐ形半導体領域３と交互に露出しておればよく、市
松模様以外のパターンに限られない。たとえば水玉模様
のような平面形状でｎ+ ソース領域５がｐ形半導体領域
３と交互に露出していてもよい。もっとも、上記実施例
のような市松模様を採用すればその製造が容易であり、
最も簡単なパターンで必要な効果を得ることができる。
るｎ+ ソース領域５は、リング状エリア５Ｒの内側にお
いてｐ形半導体領域３と交互に露出しておればよく、市
松模様以外のパターンに限られない。たとえば水玉模様
のような平面形状でｎ+ ソース領域５がｐ形半導体領域
３と交互に露出していてもよい。もっとも、上記実施例
のような市松模様を採用すればその製造が容易であり、
最も簡単なパターンで必要な効果を得ることができる。
【００７０】
【発明の効果】以上説明したように、この発明の電界効
果型半導体装置では、第１の半導体領域から第２の半導
体領域を介して第１の主電極層へとキャリアが移動する
際に、第２の半導体領域の各露出部のうち最も近い部分
を通ってキャリアが第１の主電極層へ到達可能である。
したがって、キャリアは第２の半導体領域のうちの比較
的短い距離を通るだけであって、第１から第３の半導体
領域によって形成される寄生トランジスタがオン状態に
なることを防止できる。
果型半導体装置では、第１の半導体領域から第２の半導
体領域を介して第１の主電極層へとキャリアが移動する
際に、第２の半導体領域の各露出部のうち最も近い部分
を通ってキャリアが第１の主電極層へ到達可能である。
したがって、キャリアは第２の半導体領域のうちの比較
的短い距離を通るだけであって、第１から第３の半導体
領域によって形成される寄生トランジスタがオン状態に
なることを防止できる。
【００７１】その結果、寄生トランジスタの導通による
電界効果型半導体装置の破壊が有効に防止可能である。
電界効果型半導体装置の破壊が有効に防止可能である。
【００７２】特に、この発明では絶縁層の側端エッジを
交互露出パターンの外部のリング状露出エリアにまで後
退させる必要はなく、この絶縁層と制御電極との形成に
おけるマスク合わせの精度にとらわれずに、寄生トラン
ジスタの導通による破壊を防止した電界効果型半導体装
置を得ることができる。
交互露出パターンの外部のリング状露出エリアにまで後
退させる必要はなく、この絶縁層と制御電極との形成に
おけるマスク合わせの精度にとらわれずに、寄生トラン
ジスタの導通による破壊を防止した電界効果型半導体装
置を得ることができる。
【００７３】また、この発明の製造方法では、上記の利
点を有する電界効果型半導体装置を製造可能である。
点を有する電界効果型半導体装置を製造可能である。
【図１】この発明の実施例であるＩＧＢＴの１セルを示
す平面図である。
す平面図である。
【図２】図１のＡ０−Ａ０線に沿った断面図である。
【図３】図１のＢ０−Ｂ０線に沿った断面図である。
【図４】図１のＩＧＢＴにおける交互露出パターンの説
明図である。
明図である。
【図５】図１のＩＧＢＴの一部の模式的分解図である。
【図６】図１のＩＧＢＴにおける寄生トランジスタの説
明図である。
明図である。
【図７】実施例のＩＧＢＴの第１の比較例を示す断面図
である。
である。
【図８】実施例のＩＧＢＴの第２の比較例を示す平面図
である。
である。
【図９】図８のＣ１−Ｃ１線に沿った断面図である。
【図１０】この発明の他の実施例であるパワーＭＯＳＦ
ＥＴの１セルを示す平面図である。
ＥＴの１セルを示す平面図である。
【図１１】図１０のＡ２−Ａ２線に沿った断面図であ
る。
る。
【図１２】図１のＩＧＢＴの製造工程を示す断面図であ
る。
る。
【図１３】図１のＩＧＢＴの製造工程を示す断面図であ
る。
る。
【図１４】図１のＩＧＢＴの製造工程を示す断面図であ
る。
る。
【図１５】図１のＩＧＢＴの製造工程を示す断面図であ
る。
る。
【図１６】図１のＩＧＢＴの製造工程を示す断面図であ
る。
る。
【図１７】図１のＩＧＢＴの製造工程を示す断面図であ
る。
る。
【図１８】図１のＩＧＢＴの製造工程を示す断面図であ
る。
る。
【図１９】図１のＩＧＢＴの製造工程を示す断面図であ
る。
る。
【図２０】図１０のパワーＭＯＳＦＥＴの製造工程を示
す断面図である。
す断面図である。
【図２１】図１０のパワーＭＯＳＦＥＴの製造工程を示
す断面図である。
す断面図である。
【図２２】従来のパワーＭＯＳＦＥＴの１セルを示す平
面図である。
面図である。
【図２３】図２３のＡ３−Ａ３線に沿った断面図であ
る。
る。
【図２４】図２３のＢ３−Ｂ３線に沿った断面図であ
る。
る。
【図２５】図２３のＩＧＢＴパワーＭＯＳＦＥＴの一部
の模式的分解図である。
の模式的分解図である。
【図２６】図２３のＩＧＢＴパワーＭＯＳＦＥＴにおけ
る寄生トランジスタの説明図である。
る寄生トランジスタの説明図である。
１ａ ｎ- ドレイン領域 １ｂ ｎ+ ドレイン領域 ２ ｐ+ ドレイン領域 ３，３ａ，３ｂ ｐ形半導体領域 ４ ｐ+ 半導体領域 ５ ｎ+ ソース領域 ５Ｒ リング状露出エリア ５Ｐ 露出パターンエリア ６ チャネル形成領域 ７ ゲート絶縁膜 ８ ゲート電極 ９ 層間絶縁膜 １０ ソース電極 １１ ｐ形半導体領域形成用マスクパターン １２ ｎ+ ソース領域形成用マスクパターン １３ ｐ形半導体領域とｎ+ ソース領域との短絡接続用
マスクパターン ２０ ｐ形領域 １００ 半導体基体 ２０１ ＩＧＢＴ ２０２ パワーＭＯＳＦＥＴ ＡＰ 交互露出パターン ＡＲ ソース電極がｐ形半導体領域とｎ+ ソース領域
とに接触するエリア ＥＤ 絶縁膜のエッジ Ｗ ウインドウ
マスクパターン ２０ ｐ形領域 １００ 半導体基体 ２０１ ＩＧＢＴ ２０２ パワーＭＯＳＦＥＴ ＡＰ 交互露出パターン ＡＲ ソース電極がｐ形半導体領域とｎ+ ソース領域
とに接触するエリア ＥＤ 絶縁膜のエッジ Ｗ ウインドウ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年３月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図２４に示すように、このパワーＭＯＳＦ
ＥＴ４０１は、ｎ- ドレイン領域１ａとｎ+ ドレイン領
域１ｂとを備えている。ｎ+ ドレイン領域１ａの上面部
分にはｐ形領域２０が選択的に形成されている。ｐ形領
域２０は、ｐ+ 半導体領域４とｐ形半導体領域３との組
合せからなり、ｐ形半導体領域３の辺縁部は図２２に示
すように矩形リング状のチャネル形成領域６となってい
る。
ＥＴ４０１は、ｎ- ドレイン領域１ａとｎ+ ドレイン領
域１ｂとを備えている。ｎ+ ドレイン領域１ａの上面部
分にはｐ形領域２０が選択的に形成されている。ｐ形領
域２０は、ｐ+ 半導体領域４とｐ形半導体領域３との組
合せからなり、ｐ形半導体領域３の辺縁部は図２２に示
すように矩形リング状のチャネル形成領域６となってい
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、このパワーＭＯＳＦＥＴ４０１の下
面には、ｎ- ドレイン領域１ｂに接触するドレイン電極
１４が形成されている。
面には、ｎ- ドレイン領域１ｂに接触するドレイン電極
１４が形成されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】このため、寄生トランジスタＴＲのベース
抵抗Ｒ（図６）は比較的小さな値となり、この抵抗Ｒに
おける電圧降下も小さい。したがって、寄生トランジス
タＴＲが容易にはＯＮ状態とならず、このＩＧＢＴ２０
１のラッチアップが有効に防止される。
抵抗Ｒ（図６）は比較的小さな値となり、この抵抗Ｒに
おける電圧降下も小さい。したがって、寄生トランジス
タＴＲが容易にはＯＮ状態とならず、このＩＧＢＴ２０
１のラッチアップが有効に防止される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】次に、酸化膜３２，３３を除去し、新たに
全面にシリコン酸化膜７ａを形成する（図１５）。ま
た、ポリシリコンをこの酸化膜７ａの上全面に形成し、
その上の全面にレジスト層を設ける。図１のマスクパタ
ーン１１に相当するパターンを持ったマスク５１を使用
してレジスト層の写真製版を行ない、それによってレジ
ストパターン３３を得る。そしてこのレジストパターン
３３をマスクとしてポリシリコンを選択的にエッチング
し、それによって酸化膜７ａ上にゲート電極８を得る。
さらに、このレジストパターン３３とゲート電極８とを
マスクとして比較的低濃度のボロンをさらにｎ- ドレイ
ン領域１ａの中に選択的に注入し、ｐ+ 半導体領域４２
を得る。
全面にシリコン酸化膜７ａを形成する（図１５）。ま
た、ポリシリコンをこの酸化膜７ａの上全面に形成し、
その上の全面にレジスト層を設ける。図１のマスクパタ
ーン１１に相当するパターンを持ったマスク５１を使用
してレジスト層の写真製版を行ない、それによってレジ
ストパターン３３を得る。そしてこのレジストパターン
３３をマスクとしてポリシリコンを選択的にエッチング
し、それによって酸化膜７ａ上にゲート電極８を得る。
さらに、このレジストパターン３３とゲート電極８とを
マスクとして比較的低濃度のボロンをさらにｎ- ドレイ
ン領域１ａの中に選択的に注入し、ｐ+ 半導体領域４２
を得る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】さらに、半導体基体１００の下主面Ｓ２の
上の全面にメタライズ層を形成してドレイン電極１４を
得る。
上の全面にメタライズ層を形成してドレイン電極１４を
得る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】このパワーＭＯＳＦＥＴは、図２０に示す
ように下面側にｎ+ ドレイン領域１ｂを有するサブスト
レートを図１２の構造のかわりに使用することと、図２
１に示すようにドレイン電極１４をｎ+ ドレイン領域１
ｂに接触するように形成することとを除けば、実施例の
ＩＧＢＴ２０１と同様のプロセスによって製造可能であ
る。
ように下面側にｎ+ ドレイン領域１ｂを有するサブスト
レートを図１２の構造のかわりに使用することと、図２
１に示すようにドレイン電極１４をｎ+ ドレイン領域１
ｂに接触するように形成することとを除けば、実施例の
ＩＧＢＴ２０１と同様のプロセスによって製造可能であ
る。
Claims (3)
- 【請求項１】 下記の(a) から(e) を備えることを特徴
とする電界効果型半導体装置。 (a) 下記の(a-1) から(a-3) を備える半導体基体： (a-1) 前記半導体基体の上主面に露出する第１導電形式
の第１の半導体領域； (a-2) 前記第１の半導体領域の上面部分に選択的に形成
され、前記半導体基体の前記上主面に選択的に露出する
第２導電形式の第２の半導体領域； (a-3) 前記第２の半導体領域の上面部分に選択的に形成
され、前記第２の半導体領域の露出面の辺縁部分の内側
で露出するリング状露出エリアと、前記リング状露出エ
リアの内側において前記第２の半導体領域と交互に露出
して前記半導体基体の前記上主面の上に交互露出パター
ンとを形成する第１導電形式の第３の半導体領域； (b) 前記半導体基体の前記上主面の上に選択的に形成さ
れて、交互露出パターンの一部を覆う所定エリアの上に
ウインドウを有する絶縁層； (c) 前記絶縁膜の中に埋設されて、前記第２の半導体領
域の露出面の前記辺縁部分に対向する制御電極層； (d) 前記ウインドウの中に形成されて、前記所定エリア
において前記交互露出パターンに接触する第１の主電極
層； (e) 前記半導体基体の下主面の上に形成された第２の主
電極層。 - 【請求項２】 請求項１の電界効果型半導体装置であっ
て、 前記第３の半導体領域は、 (a-3-1) 前記所定エリアの中央部分に選択的に露出する
第１の部分と、 (a-3-1) 前記所定エリアの辺縁部分と前記第１のエリア
の外部とにまたがって選択的に露出する複数の第２の部
分と、 を有する電界効果型半導体装置。 - 【請求項３】 下記の(a) から(e) の工程を備えること
を特徴とする電界効果型半導体装置の製造方法。 (a) 第１導電形式の第１の半導体領域を備えた半導体基
体であって、かつ前記第１の半導体領域が前記半導体基
体の上主面に露出しているような前記半導体基体を得る
工程； (b) 前記半導体基体の前記上主面に第２導電形式の不純
物を選択的に導入することによって、前記半導体基体の
前記上主面に選択的に露出する第２導電形式の第２の半
導体領域を前記第１の半導体領域の上面部分に選択的に
形成する工程； (c) 前記半導体基体の前記上主面の上に酸化膜を形成す
る工程； (d) 前記酸化膜のうち前記第２の半導体領域に対向する
部分を含むエリアの上に第１のウインドウを有する制御
電極層を、前記酸化膜の上に形成する工程； (e) 前記第１のウインドウを介して前記半導体基体の前
記上主面に第２導電形式の不純物を選択的にさらに導入
する工程； (f) 前記工程(e) で導入された第２導電形式の前記不純
物を前記第１の半導体領域の中に選択的に拡散させ、そ
れによって前記半導体基体のうち前記制御電極層の下に
存在する部分まで前記第２の半導体領域を広げる工程； (g) 前記酸化膜のうち前記第１のウインドウの下に存在
する部分を選択的に除去することによって、前記制御電
極層の下に存在する第１の絶縁膜と、前記第１のウイン
ドウの中に選択的に存在する絶縁パターンとの組合せを
得る工程； (h) 前記絶縁パターンをマスクとして使用しつつ、前記
第２の半導体領域の露出面の辺縁部分以外の部分に第１
導電形式の不純物を選択的に導入することによって、前
記エリアの内側において前記第２の半導体領域と交互に
露出して前記半導体基体の前記上主面の上に交互露出パ
ターンを形成する第１導電形式の第３の半導体領域を、
前記第２の半導体領域の上面部分に選択的に形成する工
程； (i) 前記絶縁パターンを除去する工程； (j) 前記制御電極層の側面および上面を覆い、かつ前記
交互露出パターンの一部に対向する第２のウインドウを
有する第２の絶縁膜を形成する工程； (k) 前記第２のウインドウの中に第１の主電極層を形成
する工程； (l) 前記半導体基体の下主面の上に第２の主電極層を形
成する工程。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264651A JPH05110085A (ja) | 1991-10-14 | 1991-10-14 | 電界効果型半導体装置およびその製造方法 |
| EP19920309355 EP0538004A3 (en) | 1991-10-14 | 1992-10-14 | Field effect semiconductor device and method of fabricating same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264651A JPH05110085A (ja) | 1991-10-14 | 1991-10-14 | 電界効果型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110085A true JPH05110085A (ja) | 1993-04-30 |
Family
ID=17406316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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