JPH0795596B2 - サイリスタ及びその製造方法 - Google Patents

サイリスタ及びその製造方法

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JPH0795596B2
JPH0795596B2 JP1275412A JP27541289A JPH0795596B2 JP H0795596 B2 JPH0795596 B2 JP H0795596B2 JP 1275412 A JP1275412 A JP 1275412A JP 27541289 A JP27541289 A JP 27541289A JP H0795596 B2 JPH0795596 B2 JP H0795596B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は複数の絶縁ゲートにそれぞれ所定の電圧を印
加することにより、スイッチング動作を行うサイリスタ
及びその製造方法に関するものである。
［従来の技術］ 第９図は従来のMCT（Mos Controlled Thyristor）を示
す断面図である。同図においては、１はp+基板であり、
その一方主面上にはｎエピタキシャル層2Aが形成され、
ｎエピタキシャル層2A上にはn-エピタキシャル層2Bが形
成されている。n-エピタキシャル層2Bの上層部の一部領
域には、ｐ型の不純物を選択的に拡散することによりｐ
ウェル領域３が形成されている。このｐウェル領域３の
表面の中心領域には高濃度のｎ型の不純物を選択的に拡
散することによりn+拡散領域４が形成され、さらに、こ
のn+拡散領域４の外周部にｎ型の不純物を拡散すること
により、n+拡散領域４に隣接してｎ拡散領域５が形成さ
れている。これらn+拡散領域４とｎ拡散領域５の表面の
境界部付近にｐ型の高濃度の不純物を選択的に拡散する
ことにより、n+拡散領域４とｎ拡散領域５とにまたがっ
た表面領域に、p+拡散領域６が形成されている。
n-エピタキシャル層2Bからｐウェル領域３、ｎ拡散領域
５及びp+拡散領域６の一部にかけてゲート酸化膜７が形
成され、このゲート酸化膜７上には、ポリシリコンから
成るゲート電極８が形成されて。また、n+拡散領域４及
びp+拡散領域６の一部上に接触してアルミ等の金属から
成るカソード電極９から設けられており、このカソード
電極９とゲート電極８とは層間酸化膜10を介することに
より絶縁されている。一方、p+基板１の裏面には、金属
から成るアノード電極11が形成されている。
第10図は、第９図で示したMCTの等価回路図である。同
図に示すように、n+エピタキシャル層2Aとn-エピタキシ
ャル層2B（以下、これらを総称する場合「ｎベース層
２」と称する。）,p+拡散領域３及びn+拡散領域４をそ
れぞれコレクタ，ベース，エミッタとしてnpnトランジ
スタT1が形成され、p+基板1,ベース層２及びp+拡散領域
３をそれぞれエミッタ，ベース，コレクタとしてpnpト
ランジスタT2が形成されている。また、n-エピタキシャ
ル層2B,pウェル領域３及びｎ拡散領域５により、ゲート
電極８をゲートとし、n-エピタキシャル層2Bとｎ拡散領
域５とで挟まれたｐウェル領域３の表面をチャネル領域
としたnMOSトランジスタQ1が形成されており、ｐウェル
領域3,n拡散領域５及びp+拡散領域６により、ゲート電
極８をゲートとしｎ拡散領域５の表面をチャネル領域と
したpMOSトランジスタQ2が形成されている。
このような構成において、第11図のエネルギーバンド図
に示すように、アノード側11をカソード側９より高電位
にした状態でnMOSトランジスタQ1を所定期間オンさせる
ことにより、第９図で示したMCTがターンオンする。ゲ
ート電極８に正電圧を印加すると、nMOSトランジスタQ1
がオンし、ゲート電極８直下のｐウェル領域３の表面近
傍に形成されたチャネルを通じて、電子がトランジスタ
T2のベースに注入される。すると、トランジスタT2はオ
ンし、トランジスタの増幅作用により、そのコレクタに
かけて、多量のホールが流れる。トランジスタT2のコレ
クタはトランジスタT1のベースに接続されているため、
ホールがトランジスタT1のベース流れ、トランジスタT1
がオンし、トランジスタの増幅作用により、そのコレク
タに多量の電子が流れる。トランジスタT1のコレクタ
は、トランジスタT2のベースに接続されているため、さ
らに強く、トランジスタT2がオンする。このように一旦
ターンオフすると、トランジスタT1,T2間に正帰還ルー
プが形成されるため、nMOSトランジスタQ1をオフさせて
も、互いのトランジスタ増幅作用によるサイリスタ動作
によりトランジスタT1,T2間を電流は流れ続ける。
一方、pMOSトランジスタQ2を所定期間オンさせることに
より、MCTがターンオフする。ゲート電極８に負電圧に
印加すると、pMOSトランジスタQ2がオンし、ゲート電極
８直下のｎ拡散領域５の表面に形成されたチャネルを通
じて、トランジスタT1のベースに注入されるべきホール
がp+拡散領域６を介してカソード電極９に流される。そ
の結果、トランジスタT1はオフし、これに続いてトラン
ジスタT2がオフし、サイリスタ動作が停止する。
このように、MOSトランジスタQ1,Q2の共通のゲート電極
８に正電圧あるいは負電圧を印加することにより、MCT
をターンオン，ターンオフさせている。
［発明が解決しようとする課題］ MCTは以上のように構成されており、１つのゲート電極
８に正電圧あるいは負電圧を印加し、２つのMOSトラン
ジスタQ1,Q2のうち一方をオン、他方をオフさせること
により、ターンオン，ターンオフ動作を行つていた。
このように、２つのMOSトランジスタQ1,Q2を隣接して形
成している関係上、必ずnMOSトランジスタQ1のチャネル
となるｐウェル領域３とpMOSトランジスタQ2のチャネル
となるｎ拡散領域５が隣接して形成されている。これら
のMOSトランジスタQ1,Q2それぞれの閾値電圧VTHは隣接
するチャネル領域の不純物濃度、形成幅等により影響を
受けるため、MOSトランジスタQ1,Q2の閾値電圧VTHを独
立して設定することが困難であるという第一の問題点が
あった。
また、nMOSトランジスタQ1がオンすることによりMCTが
ターンオンするが、この時、電子は不純物濃度の低いｎ
拡散領域５を経由して、nMOSトランジスタQ1のチャネル
領域であるｐウェル領域３の表面部を通ることになる。
一方、pMOSトランジスタQ2がオンすることによりMCTは
ターンオフするが、この時、ホールは不純物の濃度の低
いｐウェル領域３を経由して、pMOSトランジスタQ2のチ
ャネル領域であるｎ拡散領域５の表面部を通ることにな
る。このように、ターンオン，ターンオフ時に電子（ホ
ール）が、比較的高抵抗領域を経由する必要があるた
め、電流密度が小さくなってしまい、ターンオン，ター
ンオフ時間が必要以上に長くなるとともに、ターンオフ
可能な電流量が小さくなってしまうという第二の問題点
があった。
さらに、nMOSトランジスタQ1のチャネル領域がその表面
部において形成されるｐウェル領域３はターンオフ時に
おいて、そのバックゲート電圧はフローティング状態と
不安定な状態となっており、例えばMCTの高周波駆動時
にゲートのチャージアップ等により誤動作が生じやすく
なるという第三の問題点があった。
また、従来のMCTは第９図に示した構造を有しているた
め、３重拡散を行う必要があり、製造工程が複雑化する
という第四の問題点があつた。
これらの問題点を解消する方法の一つが、特願昭62−76
557号公報第４図に記載されたものである。
しかしながら、この特願昭62−76557号公報第４図に記
載されたサイリスタを製造する製造方法では、Ｐウエル
の拡散を同じ開口で注入された不純物の拡散で行なうた
め、ターンオンの際のトランジスタの閾値電圧VTHとタ
ーンオフの際のトランジスタの閾値電圧VTHとを等しく
するのが面倒である。
また、この特願昭62−76557号公報第４図に記載された
サイリスタでは、上記の第二の問題点については必ずし
も十分ではなかった。
本願明細書第１図をもって説明すれば、ターンオフ動作
は、nMOSトランジスタQ2′をオンさせ、ｐウェル領域3a
を、ｐウェル領域3b,金属層20,n+拡散領域4b及びゲート
電極8b直下のｐウェル領域3a,3b表面（チャネル）を介
してn+拡散領域4aと短絡させ、ｐウェル領域3aとn+拡散
領域4aとの電位差をなくし、トランジスタT1をオフさせ
ることにより行っている。しかしながら、第１図の構成
では、ｐウェル領域3aから金属層20に至る電流経路が、
n+拡散領域4b下のｐウェル領域3bを経由して金属層20に
至る経路となっている。ｐウェル領域3bは拡散により形
成されており、深さ方向に低濃度（高抵抗）になるた
め、ｐウェル領域3aと金属層20との間の抵抗成分が大き
くなり、その結果、ｐウェル領域3aとn+拡散領域4aとの
間に無視できない電位差が生じてしまい、nMOSトランジ
スタQ2′をオンさせてもトランジスタT1をオフさせにく
いという問題（以下、この問題を「高抵抗問題」とい
う。）が生じる恐れがあった。
この発明は上記のような問題点を解決するためになされ
たもので、ターンオン，ターンオフ条件を独立して設定
することができ、安定性が高くスイッチングスピードが
向上したサイリスタを比較的簡単な製造方法により得る
ことを目的とする。
［課題を解決するための手段］ この第１の発明に係るサイリスタの製造方法は、第１お
よび第２の主面を有する第１の導電型の第１の半導体層
を準備する工程と、第１の半導体層の第１の主面上に第
２の導電型の第２の半導体層を形成する工程と、第２の
半導体層の表面に絶縁層を形成し、この絶縁層表面上に
第１の導電層を形成する積層工程と、第１の導電層表面
上にレジストを配設し、このレジストに互いに隣接する
第１の開口部と第２の開口部とを有するとともに第１の
開口部と第２の開口部とに挟まれる位置に対応する部分
を第２の制御電極とし、残りの部分を第１の制御電極と
して前記第１の導電層を分離するような開口を写真製版
工程により形成し、このレジストをマスクとして第１の
導電層に開口を形成する第１の除去工程と、第１の除去
工程により形成された開口を有する第１の導電層をマス
クとして第２の半導体層表面に第１導電型の不純物を注
入し、第１及び第２の開口部より注入された不純物が互
いに連結するまで拡散し第１半導体領域を形成する第１
の拡散工程と、絶縁層と第１の導電層表面にレジストを
配設し、このレジストに第１の開口部と重なる位置に形
成された第３の開口部および第２の開口部と重なる位置
に中央部を残し第２の開口部の辺縁に対応して形成され
た第４開口部を有する開口を写真製版工程により形成
し、このレジストをマスクとして絶縁層を除去する第２
の除去工程と、第２の除去工程で形成された開口を有す
る絶縁層をマスクとして第２導電型の不純物を第１の半
導体領域の表面に注入し、それぞれの不純物領域が独立
でかつ第１及び第２の制御電極に対向する位置に達する
まで拡散する第２の拡散工程と、第１の半導体領域の表
面上に第２の絶縁層を配設し、第３の開口部に対向して
形成された第２の半導体領域表面上および第４の開口部
に対向して形成された第３の半導体領域とこの第３の半
導体領域に隣接する第１の半導体領域との表面上にそれ
ぞれ第５の開口部及び第６の開口部を形成する第３の除
去工程と、第３の除去工程により形成された第５及び第
６の開口及び第２の絶縁層表面上に第２の導電層を形成
し、第５の開口に接続する部分と第４の開口部に接続す
る部分とに分離するように第２の導電層を選択的に除去
し、第５の開口に接続する部分を第１の主電極とする第
４の除去工程と、第１の半導体層の第２の主面上の第２
の主電極を形成する工程と、を備えたものである。
この第２の発明に係るサイリスタは、第１および第２の
主面を有する第１の導電型の第１の半導体層と、第１の
半導体層の第１の主面上に形成された第２の導電型の第
２の半導体層と、第２の半導体層の表面に選択的に形成
された第１導電型の第１の半導体領域と、第１の半導体
領域の表面に選択的に互いに対向して延在しそれぞれ独
立して形成された第２の導電型の第２、第３の半導体領
域と、第２の半導体層と第２の半導体領域とで挟まれた
第１の半導体領域の表面上に形成された第１の絶縁膜
と、第２の半導体領域と第３の半導体領域とで挟まれた
第１の半導体領域の表面上に形成された第２の絶縁膜
と、第１、第２の絶縁膜上にそれぞれ互いに独立して形
成された第１、第２の制御電極と、第２の半導体領域上
に形成された第１の主電極と、第１の半導体領域及び第
３の半導体領域上に形成された導電層と、第１の半導体
層の第２の主面上に形成された第２の主電極とを備え、
第３の半導体領域を、延在する方向へ離散的に形成され
た複数の部分半導体領域としたものである。
この第３の発明に係るサイリスタは、第１および第２の
主面を有する第１の導電型の第１の半導体層と、第１の
半導体層の第１の主面上に形成された第２の導電型の第
２の半導体層と、第２の半導体層の表面に選択的に形成
された第１導電型の第１の半導体領域と、第１の半導体
領域の表面に選択的に互いに対向して延在しそれぞれ独
立して形成された第２の導電型の第２、第３の半導体領
域と、第２の半導体層と第２の半導体領域とで挟まれた
第１の半導体領域の表面上に形成された第１の絶縁膜
と、第２の半導体領域と第３の半導体領域とで挟まれた
第１の半導体領域の表面上に形成された第２の絶縁膜
と、第１、第２の絶縁膜上にそれぞれ互いに独立して形
成された第１、第２の制御電極と、第２の半導体領域上
に形成された第１の主電極と、第１の半導体領域及び第
３の半導体領域上に形成された導電層と、第１の半導体
層の第２の主面上に形成された第２の主電極とを備え、
前記第３の半導体領域及び第１の絶縁膜下の第１の半導
体領域それぞれと交差して離散的に複数形成されるとと
もにそれぞれの表面の一部で前記導電層と接する第１の
導電型の高濃度領域が配設されたものである。
この第４の発明に係るサイリスタは、第１および第２の
主面を有する第１の導電型の第１の半導体層と、第１と
半導体層の第１の主面上に形成された第２の導電型の第
２の半導体層と、第２の半導体層の表面に選択的に形成
された第１導電型の第１の半導体領域と、第１の半導体
領域の表面に選択的に独立してそれぞれ形成された第２
の導電型の第２、第３の半導体領域と、第２の半導体層
と第２の半導体領域とで挟まれた第１の半導体領域の表
面上に形成された第１の絶縁膜と、第２の半導体領域と
第３の半導体領域とで挟まれた第１の半導体領域の表面
上に形成された第２の絶縁膜と、第１、第２の絶縁膜上
にそれぞれ互いに独立して形成された第１、第２の制御
電極と、第２の半導体領域上に形成された第１の主電極
と、第１の半導体領域及び第３の半導体領域上に形成さ
れた導電層と、第１の半導体層の第２の主面上に形成さ
れた第２の主電極とを備え、第２の半導体領域を、離散
的に形成された複数の部分半導体領域とし、導電層の複
数の部分半導体領域間の第１の半導体領域上にさらに形
成したものである。
［作用］ 第１の発明のように構成されたサイリスタの製造方法
は、第１及び第２の開口部より注入された不純物が互い
に連結するまで拡散することによって、第１の半導体領
域を形成しているので、第１の制御電極と第２の制御電
極とに対応するチャネル領域の不純物濃度がほぼ等しく
なる。
第２の発明のように構成されたサイリスタは、第１の半
導体領域から導電層に至る経路が比較的不純物濃度の比
較的高い拡散領域である第１の半導体領域の表面で形成
される。
第３の発明のように構成されたサイリスタは、第１の半
導体領域から導電層に至る経路が高不純物濃度領域を介
して形成される。
第４の発明のように構成されたサイリスタは、第１の半
導体領域からのキャリアを直接導電層に流し込むことが
できる。
〔実施例〕
第１図はこの発明の第１の実施例に係るMCTを示す断面
図である。同図に示すように、p+基板の一方主面にｎエ
ピタキシャル層2Aが形成され、ｎエピタキシャル層2A上
にはn-エピタキシャル層2Bが形成されている。n-エピタ
キシャル層2Bの表面の一部領域には、ｐ型の不純物を選
択的に拡散することにより、ｐウェル領域3a,3bが形成
されている。ｐウェル領域3aの表面の中心領域には高濃
度のｎ型の不純物を拡散することにより、n+拡散領域4a
が形成され、ｐウェル領域3bの表面の一部領域には、高
濃度のｎ型の不純物を選択的に拡散することによりn+拡
散領域4bが形成されている。
また、n-エピタキシャル層2Bからｐウェル領域3a及びn+
拡散領域4aの一部にかけてゲート酸化膜7aが形成され、
一方、n+拡散領域4aの一部からｐウェル領域3a,3b及びn
+拡散領域4b上の一部にかけてゲート酸化膜7bが形成さ
れている。これらのゲート酸化膜7a,7b上にはそれぞれ
ゲート電極8a,8bが形成されている。そして、n+拡散領
域4a上にアルミ等の金属から成るカソード電極９が設け
られており、n+拡散領域4b上及びｐウェル領域3b上には
金属層20が設けられている。これらカソード電極９と金
属層20は互いに接触することなく、またそれぞれゲート
電極8a,8bと、層間絶縁膜10を介することにより絶縁さ
れている。
第２図は、第１図で示した第１の実施例に係るMCTの等
価回路図である。同図に示すように、ｎエピタキシャル
層2Aとn-エピタキシャル層2B（以下、これらを総称する
場合、「ｎペース層２」と称する。）,pウェル領域3a及
びn+拡散領域4aをそれぞれコレクタ，ベース，エミッタ
としてnpnトランジスタT1が形成され、p+基板1,nベース
層２及びｐウェル領域3aをそれぞれエミッタ，ベース，
コレクタとしてpnpトランジスタT2が形成されている。
また、n-エピタキシャル2B,pウェル領域3a及びn+拡散領
域4aとにより、ゲート電極8aをゲートとし、n-エピタキ
シャル層2Bとn+拡散領域4aとで挟まれたｐウェル領域3a
の表面をチャネル領域としたnMOSトランジスタQ1′が形
成されており、n+拡散領域4b,n+拡散領域4a及びn+拡散
領域4a,4b間のｐウェル領域3a,3bとにより、ゲート電極
8bをゲートとし、n+拡散領域4a,4b間のｐウェル領域3a,
3bの表面をチャネル領域としたnMOSトランジスタQ2′が
形成されている。
このような構成において、第３図のエネルギーバンド図
に示すようにアノード側11をカソード側９より高電位に
設定した状態で、nMOSトランジスタQ1′を所定期間オン
させることにより、MCTがターンオンする。ゲート電極8
aに正電圧を印加すると、nMOSトランジスタQ1′がオン
しゲート電極８直下のｐウェル領域3aの表面近傍に形成
されたチャネルを通じて、電子がトランジスタT2のベー
スに注入されるため、トランスジスタT2はオンし、トラ
ンジスタの増幅作用によりそのコレクタにかけて、多量
のホールが流れる。トランジスタT2のコレクタはトラン
ジスタT1のベースに接続されているため、ホールがトラ
ンジスタT1のベースに流れ、トランジスタT1がオンし、
トランジスタの増幅作用によりそのコレクタに多量の電
子が流れる。トランジスタT1のコレクタはトランジスタ
T2のベースに接続されているため、さらに強く、トラン
ジスタT2がオンする。このように、一旦ターンオンす
る、トランジスタT1,T2間に正帰還ループが形成される
ため、nMOSトランジスタQ1′をオフさせても、サイリス
タ動作によりトランジスタT1,T2間を電流は流れ続け
る。
一方、nMOSトランジスタQ2′を所定期間オンさせること
により、MCTがターンオンする。ゲート電極8bに正電圧
を印加するとnMOSトランジスタQ2′がオンし、ゲート電
極8b直下のｐウェル領域4a,4bの表面にチャネルが形成
される。チャネルが形成されると、ｐウェル領域3aは、
ｐウェル領域3b,金属層20,n+拡散領域4b及び前記チャネ
ルを介してn+拡散領域4aと短絡することになる。その結
果、ｐウェル領域3aとn+拡散領域4aとの間に生じる電位
差（トランジスタT1のベース・エミッタ間の電位差）が
ほとんどなくなるため、トランジスタT1はオフしサイリ
スタ動作は停止する。
このように、第１の実施例に係るMCTはターンオン用のM
OSトランジスタQ1′とターンオフ用のMOSトランジスタQ
2′各々が、n+拡散領域4aは共用するものの、互いに独
立した構造になっているため、両トランジスタQ1′,Q
2′のオン／オフを独立して制御することができる。ま
た、その閾値電圧Ｖthも独立に設定することができ、勿
論同レベルに設定することもできる。
さらに、ターンオン直前まで、nMOSトランジスタQ2′を
オンさせておくと、nMOSトランジスタQ1′のパックゲー
ト電位である、ｐウェル領域3a（3b）の電位は、n+拡散
領域4a,ゲート電極8b直下のｐウェル領域3a,3bの表面,n
+拡散拡散領域4b及び金属層20を介して、カソード電極
９の電位に固定させることができるため、nMOSトランジ
スタQ1′のバックゲート電位に生じるチャージアップ等
を防ぐことができ、高周波動作時にも誤動作は生じな
い。
また、nMOSトランジスタQ1′,Q2′のドレイン，ソース
となるn+拡散領域4a,4bは高濃度（低抵抗）であるた
め、ターンオン，ターンオフ動作も高速に行うことがで
きる。また、ターンオフ可能な電流量も大きくすること
ができる。
第４図は、第１の実施例である、MCTの製造方法を示し
た断面図である。以下、同図を参照しつつ、その製造方
法の説明を行う。
まず、エピタキシャル成長法により、p+コレクタ層１上
にｎエピタキシャル層2A及びn-エピタキシャル層2Bを形
成後、n-エピタキシャル層2Bの全面に酸化膜21を形成す
る。その後、ポリシリコン層を堆積し、このポリシリコ
ン層上にレジスト22を形成する。そして、写真製版技術
により、レジスト22をパターニングし、パターニングさ
れたレジスト22をマスクとしてポリシリコン層にエッチ
ングを施すことにより、第4A図に示すように、ゲート電
極8a,8bを形成する。
次に、レジスト22を除去し、ゲート電極8a,8bをマスク
としてボロンを注入後、アニールを行い、注入したボロ
ンを拡散させることにより、第4B図に示すように、ｐウ
ェル領域3a,3bを形成する。また、酸化膜21と、アニー
ル時に酸化膜21上の全面に形成された酸化膜を写真製版
技術によりパターニングすることにより、酸化膜23とゲ
ート酸化膜7a,7bを形成する。
そして、酸化膜23とゲート電極8a、8bをマスクとして、
リンを堆積し、アニールを行いリンを拡散させることに
より、第4C図に示すように、n+拡散領域4a,4bを形成
し、さらに全面を層間絶縁膜10で覆う。
次に、写真製版技術により、n+拡散領域4aの中心部上,n
+拡散領域4bの一部上及びn+拡散領域4b,4b間のｐウェル
領域3b上の層間絶縁膜10にコンタクトホールを形成した
後、Al−Siスパッタ法により、Al層を堆積し、これに選
択的エッチングを施し、第4D図に示すように、カソード
電極９及び金属層20を形成する。また、p+基板１の裏面
にアノード電極11を蒸着法により形成する。
このように２回の拡散工程により製造することができる
ため、従来に比べ、その製造プロセスが簡略化する。
次に述べる第２〜第４の一実施例は高抵抗問題の解決を
図ったものである。
第５図は、この発明の第２の実施例であるMCTの斜視断
面図である。同図に示すように、ｐウェル領域3bの表面
部にn+拡散領域4bを離散的に形成している。なお、他の
構成は第１の実施例に係る構成と同様であるため、説明
は省略する。
このように構成すると、ｐウェル領域3aから金属層20に
至る電流経路として、比較的高濃度（低抵抗）のｐウェ
ル領域3bの表面のみを経由した経路を確立することがで
きる分、高抵抗問題はかなり緩和させることができる。
また、第２の実施例に係るMCTの製造方法はn+拡散領域4
bの形状が変わるのみで、第４図で示した第１の実施例
である、MCTの製造方法と同様である。
第６図は、この発明の第３の実施例であるMCTの斜視断
面図であり、第７図は、第６図のＩ−Ｉ断面図である。
これらの図に示すようにｐウェル量3bの表面部n+拡散領
域4bを離散的に形成し、n+拡散領域4bの形成されていな
いｐウェル領域3bの表面部からｐウェル領域3aの表面の
一部にかけて、高濃度なｐ型の不純物を拡散することに
より、p+拡散領域30を形成している。なお、他の構成は
第１の実施例に係る構成と同様であるため、説明は省略
する。
このように構成すると、ｐウェル領域3aからのホールを
低抵抗なp+拡散領域30を介して金属層20に流し込むこと
ができるため、前述した高抵抗問題を大幅に改善するこ
とができる。
また、第３の実施例に係るMCTは、第４図で示した第１
の実施例である、MCTの製造工程において、第4A図で示
した工程以前に、n-エピタキシャル層2Bの表面にp+拡散
領域30を形成した後、第4A図〜第4D図で示す工程とほぼ
同様にして製造される。
第８図は、この発明の第４の実施例であるMCTの斜視断
面図である。同図に示すように、ｐウェル領域3aの表面
部にn+拡散領域4aを離散的に形成し、n+拡散領域4aの形
成されていないｐウェル領域3a上にも、金属層20を延設
して形成している。なお、他の構成は第１の実施例に係
るMCTと同様であるため、説明は省略する。
このように構成すると、ｐウェル領域3aからのホールを
直接金属層20に流し込むことができるため、前述した高
抵抗問題を大幅に改善することができる。
また、第４の実施例に係るMCTの製造方法は、n+拡散領
域4a,金属層20の形状が変わるのみで、第４図で示した
第１の実施例である、MCTの製造方法と同様である。
［発明の効果］ 第１の発明のように構成されたサイリスタの製造方法
は、第１及び第２の開口部より注入された不純物が互い
に連結するまで拡散することによって、第１の半導体領
域を形成しているので、第１の制御電極と第２の制御電
極とに対応するチャネル領域の不純物濃度がほぼ等しく
なるので、オン時とオフ時の閾値電圧VTHのほぼ等しい
サイリスタを簡単な工程で製造することができる。
第２の発明のように構成されたサイリスタは、第１の半
導体領域から導電層に至る経路が比較的不純物濃度の比
較的高い拡散領域である第１の半導体領域の表面で形成
されるので、導電層直下に形成される第１の半導体領域
をより大きく確保でき、第１の半導体領域から導電層に
至る電流経路の抵抗成分を低く抑えることができるか
ら、オフ時の電流密度を大きくまたターンオフしやすく
なる。
第３の発明のように構成されたサイリスタは、第１の半
導体領域から導電層に至る経路が高不純物濃度領域を介
して形成されるので、第１の半導体領域から導電層に至
る電流経路の抵抗成分を低く抑えることができるから、
オフ時の電流密度を大きくまたオフしやすくなる。
第４の発明のように構成されたサイリスタは、第１の半
導体領域からのキャリアを直接導電層に流し込むことが
できるので、第１の半導体領域から導電層に至る電流経
路の抵抗成分を低く抑えることができるからオフしやす
くなる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例に係るMCTを示す断面
図、第２図はその等価回路図、第３図は第１の実施例に
係るMCTの動作を示すエネルギーバンド図、第４図は第
１の実施例であるMCTの製造方法を示す断面図、第５図
はこの発明の第２の実施例ではあるMCTを示す斜視断面
図、第６図はこの発明の第３の実施例であるMCTを示す
斜視断面図、第７図はそのＩ−Ｉ断面図、第８図はこの
発明の第４の実施例であるMCTを示す斜視断面図、第９
図は従来のMCTを示す断面図、第10図はその等価回路
図、第11図は従来のMCTの動作を示すエネルギーバンド
図である。 図において、１はp+基板（第１の半導体層）、2Aはn-エ
ピタキシャル層（第２の半導体層）、2Bはｎエピタキシ
ャル層（第２の半導体層）、3a,3bはｐウェル領域（第
１の半導体領域）、4a,4bはn+拡散領域（第2,第３の半
導体領域）、7a,7bはゲート酸化膜（第1,第２の絶縁
膜）、8a,8bはゲート電極（第1,第２の制御電極）、９
はカソード電極（第１の主電極）、11はアノード電極
（第２の主電極）、20は金属層（導電層）である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】第１および第２の主面を有する第１の導電
    型の第１の半導体層を準備する工程と、 前記第１の半導体層の前記第１の主面上に第２の導電型
    の第２の半導体層を形成する工程と、 前記第２の半導体層の表面に絶縁層を形成し、この絶縁
    層表面上に第１の導電層を形成する積層工程と、 前記第１の導電層表面上にレジストを配設し、このレジ
    ストに互いに隣接する第１の開口部と第２の開口部とを
    有するとともに前記第１の開口部と第２の開口部とに挟
    まれる位置に対応する部分を第２の制御電極とし、残り
    の部分を第１の制御電極として前記第１の導電層を分離
    するような開口を写真製版工程により形成し、このレジ
    ストをマスクとして第１の導電層に開口を形成する第１
    の除去工程と、 前記第１の除去工程により形成された開口を有する第１
    の導電層をマスクとして前記第２の半導体層表面に第１
    導電型の不純物を注入し、前記第１及び第２の開口部よ
    り注入された不純物が互いに連結するまで拡散し第１半
    導体領域を形成する第１の拡散工程と、 前記絶縁層と第１の導電層表面上にレジストを配設し、
    このレジストに前記第１の開口部と重なる位置に形成さ
    れた第３の開口部および前記第２の開口部と重なる位置
    に中央部を残し前記第２の開口部の辺縁に対応して形成
    された第４開口部を有する開口を写真製版工程により形
    成し、このレジストをマスクとして絶縁層を除去する第
    ２の除去工程と、 前記第２の除去工程で形成された開口を有する絶縁層を
    マスクとして第２導電型の不純物を前記第１の半導体領
    域の表面に注入し、それぞれの不純物領域が独立でかつ
    上記第１及び第２の制御電極に対向する位置に達するま
    で拡散する第２の拡散工程と、 前記第１の半導体領域の表面上に第２の絶縁層を配設
    し、前記第３の開口部に対向して形成された第２の半導
    体領域表面上および前記第４の開口部に対向して形成さ
    れた第３の半導体領域とこの第３の半導体領域に隣接す
    る前記第１の半導体領域との表面上にそれぞれ第５の開
    口部及び第６の開口部を形成する第３の除去工程と、 第３の除去工程により形成された第５及び第６の開口及
    び第２の絶縁層表面上に第２の導電層を形成し、前記第
    ５の開口に接続する部分と第４の開口部に接続する部分
    とに分離するように前記第２の導電層を選択的に除去
    し、第５の開口に接続する部分を第１の主電極とする第
    ４の除去工程と、 前記第１の半導体層の第２の主面上に第２の主電極を形
    成する工程と、 を備えたサイリスタの製造方法。
  2. 【請求項２】第１および第２の主面を有する第１の導電
    型の第１の半導体層と、 前記第１の半導体層の前記第１の主面上に形成された第
    ２の導電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成された第１導
    電型の第１の半導体領域と、 前記第１の半導体領域の表面に選択的に互いに対向して
    延在しそれぞれ独立して形成された第２の導電型の第
    ２、第３の半導体領域と、 前記第２の半導体層と前記第２の半導体領域とで挟まれ
    た前記第１の半導体領域の表面上に形成された第１の絶
    縁膜と、 前記第２の半導体領域と前記第３の半導体領域とで挟ま
    れた前記第１の半導体領域の表面上に形成された第２の
    絶縁膜と、 前記第１、第２の絶縁膜上にそれぞれ互いに独立して形
    成された第１、第２の制御電極と、 前記第２の半導体領域上に形成された第１の主電極と、 前記第１の半導体領域及び前記第３の半導体領域上に形
    成された導電層と、 前記第１の半導体層の前記第２の主面上に形成された第
    ２の主電極とを備え、 前記第３の半導体領域は、延在する方向へ離散的に形成
    された複数の部分半導体領域からなることを特徴とする
    サイリスタ。
  3. 【請求項３】第１および第２の主面を有する第１の導電
    型の第１の半導体層と、 前記第１の半導体層の前記第１の主面上に形成された第
    ２の導電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成された第１導
    電型の第１の半導体領域と、 前記第１の半導体領域の表面に選択的に互いに対向して
    延在しそれぞれ独立して形成された第２の導電型の第
    ２、第３の半導体領域と、 前記第２の半導体層と前記第２の半導体領域とで挟まれ
    た前記第１の半導体領域の表面上に形成された第１の絶
    縁膜と、 前記第２の半導体領域と前記第３の半導体領域とで挟ま
    れた前記第１の半導体領域の表面上に形成された第２の
    絶縁膜と、 前記第１、第２の絶縁膜上にそれぞれ互いに独立して形
    成された第１、第２の制御電極と、 前記第２の半導体領域上に形成された第１の主電極と、 前記第１の半導体領域及び前記第３の半導体領域上に形
    成された導電層と、 前記第１の半導体層の前記第２の主面上に形成された第
    ２の主電極とを備え、 前記第３の半導体領域及び第１の絶縁膜下の第１の半導
    体領域それぞれと交差して離散的に複数形成されるとと
    もにそれぞれの表面の一部で前記導電層と接する第１の
    導電型の高濃度領域が配設されたことを特徴とするサイ
    リスタ。
  4. 【請求項４】第１および第２の主面を有する第１の導電
    型の第１の半導体層と、 前記第１の半導体層の前記第１の主面上に形成された第
    ２の導電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成された第１導
    電型の第１の半導体領域と、 前記第１の半導体領域の表面に選択的に独立してそれぞ
    れ形成された第２の導電型の第２、第３の半導体領域
    と、 前記第２の半導体層と前記第２の半導体領域とで挟まれ
    た前記第１の半導体領域の表面上に形成された第１の絶
    縁膜と、 前記第２の半導体領域と前記第３の半導体領域とで挟ま
    れた前記第１の半導体領域の表面上に形成された第２の
    絶縁膜と、 前記第１、第２の絶縁膜上にそれぞれ互いに独立して形
    成された第１、第２の制御電極と、 前記第２の半導体領域上に形成された第１の主電極と、 前記第１の半導体領域及び前記第３の半導体領域上に形
    成された導電層と、 前記第１の半導体層の前記第２の主面上に形成された第
    ２の主電極とを備え、 前記第２の半導体領域は、離散的に形成された複数の部
    分半導体領域からなり、前記導電層は前記複数の部分半
    導体領域間の前記第１の半導体領域上にさらに形成され
    ることを特徴とするサイリスタ。
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