JPH0870121A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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Abstract
える。 【構成】 N-型ベース層3よりも不純物濃度の高いP+
半導体領域10が、N+型エミッタ層5と同様にP型ベ
ース層4の上面にストライプ状に形成され、しかもN+
型エミッタ層5とは直交し、N+型エミッタ層5よりも
深く形成されている。P+半導体領域10が低抵抗であ
るために、PN接合J3に印加されるバイアス電圧が小
さくなる。その結果、N-型ベース層3、P型ベース層
4、N+型エミッタ層5の3層からなる寄生NPNトラ
ンジスタの導通が抑制されるので、ラッチアップが生じ
難くなる。チャネル領域11に高いゲート閾電圧をもた
らすP+半導体領域10はストライプ状に形成され、チ
ャネル領域11の一部を占めるのみであるために、飽和
電流はそれほど低下せず、高く維持される。 【効果】 飽和電流を高く維持しつつラッチアップが抑
えられる。
Description
装置に関し、特に寄生トランジスタの導通を抑制するた
めの改良に関する。
n型の半導体層が交互に接合され、両端の半導体層には
主電流が流れる主電極が電気的に接続され、少なくとも
1つの半導体層には、電場を印加することによってチャ
ネルを形成するためのゲート電極が絶縁膜を介して接続
された構造の半導体装置である。この絶縁ゲート型半導
体装置では、ゲート電極に印加される電圧によって、2
つの主電極の間を流れる電流すなわち主電流が制御され
る。MOSトランジスタ、および絶縁ゲート型バイポー
ラトランジスタ(Insulated Gate Bipolar Transistor
:以下、IGBTと略記する)は、その代表例であ
る。
−163974号公報の第2図に示されるように、半導
体基板の一主面上にゲート電極が配設され、この主面に
沿ってチャネルが形成されるいわゆる平面ゲート構造が
主流であった。これに対して、例えば特開平2−328
8号公報の第1図に示されるように、半導体基板の一主
面に溝(トレンチ)が形成され、この溝の中に埋め込ま
れた形式のゲート電極すなわちトレンチゲートを有し、
この溝の側壁に沿ってチャネルが形成されるトレンチゲ
ート構造の絶縁ゲート型半導体装置が、近年に開発され
注目を集めている。
度を高めることができる、製造工程が簡略であるなどの
他に、飽和電流を高めることができるという優れた特徴
をもっている。同一構造および同一チップサイズのもの
で比較すると、トレンチゲート構造の装置は平面ゲート
構造のものに比べて、10倍以上の飽和電流を得ること
ができる。
ャネル型IGBTの構造を示す断面斜視図である。IG
BTでは、多数の単位IGBT素子(以下、「単位セ
ル」と呼称する)が並列接続された構造が一般的であ
る。このことはMOSトランジスタにおいても同様であ
る。図6には、IGBTの一つの単位セルが図示されて
いる。
ノード層1の上にN+型バッファ層2、N-型ベース層
3、およびP型ベース層4が、順次積層されている。さ
らに、P型ベース層4の上面には、N+型エミッタ層5
が選択的に形成されている。これらの半導体層はシリコ
ンを母材とする半導体基板の中に形成されており、P+
型アノード層1は半導体基板の下主面に露出し、P型ベ
ース層4とN+型エミッタ層5はそれぞれ上主面に選択
的に露出する。P+型アノード層1とN+型バッファ層2
の界面にはPN接合J1が生じており、N-型ベース層3
とP型ベース層4の界面にはもう一つのPN接合J2が
生じ、そして、P型ベース層4とN+型エミッタ層5の
界面にはさらに別のPN接合J3が生じている。
ッタ層5は、N-型ベース層3よりもN型不純物を高濃
度で含んでおり、P+型アノード層1はP型ベース層4
よりもP型不純物を高濃度で含んでいる。
ミッタ層5とP型ベース層4の双方を貫通してN-型ベ
ース層3に達するように溝が食刻されており、その内壁
にはシリコン酸化膜で構成される絶縁膜6が形成されて
いる。そして、絶縁膜6の内側にはポリシリコンで構成
されるゲート電極7が埋設されている。溝の内壁とゲー
ト電極7の間は、絶縁膜6によって電気的に絶縁されて
いる。
N+型エミッタ層5の双方に電気的に短絡するように、
アルミニウム等の金属で構成されたエミッタ電極8が設
けられ、下主面にはP+型アノード層1に電気的に短絡
するように、金属で構成されたコレクタ電極9が設けら
れている。絶縁膜6はゲート電極7の上面をも覆ってお
り、このことによってゲート電極7とエミッタ電極8と
の間の電気的な絶縁が保たれている。
N-型ベース層3、およびP型ベース層4の各半導体層
は、各単位セルの間で互いに連続している。また、エミ
ッタ電極8およびコレクタ電極9についても同様であ
る。
て説明する。まず、エミッタ電極8を接地し、コレクタ
電極9に所定の大きさの正のコレクタ電圧VCEを印加す
る。このとき、エミッタ電極8とゲート電極7の間に、
装置に固有のゲート閾電圧を超えるゲート電圧VGEを印
加すると、ゲート電極7に対向するP型ベース層4の領
域であるチャネル領域11がN型に反転することによっ
て、チャネル領域11にN型チャネルが形成される。こ
のチャネルを通じて、N+型エミッタ層5よりキャリア
としての電子がN-型ベース層3へ注入される。
1とN+型バッファ層2の間のPN接合J1に順方向のバ
イアス電圧が印加され、P+型アノード層1からキャリ
アとしてのホールがN-型ベース層3へと注入される。
その結果、N-型ベース層3の抵抗が大幅に下がり、コ
レクタ電極9からエミッタ電極8へ流れるコレクタ電流
ICは高い値に達する。すなわち、装置が導通状態とな
る(オンする)。
たまま、ゲート電圧VGEをゲート閾電圧以下の値、例え
ばゼロあるいは負の値にすると、Nチャネルは消滅し、
チャネル領域11は本来のP型の導電形式に復帰する。
その結果、コレクタ電流ICは阻止される。すなわち、
IGBT100は遮断状態となる(オフする)。
までコレクタ電圧VCEを印加したときには、P型ベース
層4から伸びた空乏層が、N+型バッファ層2にまで到
達する。この空乏層がP+型アノード層1にまで達する
と、P+型アノード層1とP型ベース層4の間が導通す
る(「パンチスルー」と称される)。N+型バッファ層
2は、空乏層がP+型アノード層1にまで侵入すること
を阻止することにより、パンチスルーを防止する役割を
担っている。
00には、N+型エミッタ層5、P型ベース層4、およ
びN-型ベース層3とによって、NPN型のバイポーラ
トランジスタが寄生的に形成されている。この寄生トラ
ンジスタは、IGBT100の中に存在する本来のトラ
ンジスタ、すなわちP型ベース層4、N-型ベース層3
(N+型バッファ層2を含む)、およびP+型アノード層
1で構成されるPNP型のバイポーラトランジスタと組
合わさって、サイリスタを寄生的に構成する。
子をキャリアとする電流、すなわち電子電流と、ホール
をキャリアとする電流、すなわちホール電流とがIGB
T100の内部を流れる。電子電流は、N+型エミッタ
層5からチャネル領域11を経由してN-型ベース層3
へと流れ込み、P+型アノード層1から注入されるホー
ルと再結合する。一方、ホール電流は、P+型アノード
層1からN-型ベース層3へと流れ込み、その一部はN-
型ベース層3へと流れてきた電子と再結合するが、残り
はP型ベース層4を経由してエミッタ電極8へと流れ込
む。
が十分に小さいときには問題を生じないが、このホール
電流があるレベルを超えて大きくなると、P型ベース層
4の抵抗に起因する電圧降下によって、N+型エミッタ
層5とP型ベース層4の間のPN接合J3に順方向のバ
イアス電圧が印加される。その結果、N+型エミッタ層
5からP型ベース層4へと電子が注入され、寄生NPN
トランジスタの電流増幅率が増大し、寄生サイリスタを
ターンオンさせてしまう。
導通すると、寄生サイリスタがトリガされ、導通に転じ
る(この状態を「ラッチアップ」と称する)。このラッ
チアップの状態に至ると、IGBT100はもはや、ゲ
ート電極7に印加するゲート電圧VGEによって、コレク
タ電流ICを制御することができなくなる。すなわち、
コレクタ電流ICはゲート電圧VGEとは無関係に流れ続
ける。このため、寄生トランジスタを導通させると、I
GBT100を破壊へと至らしめる。このことは、トレ
ンチゲート構造のものに限らずIGBT一般に共通す
る。
って最大可制御電流、すなわちゲート電圧VGEで制御可
能なコレクタ電流ICの最大値を高めることは、IGB
Tの特性を向上させる上での課題の一つとなっている。
最大可制御電流を高めるには、上述したことから明らか
なように、PN接合J3の順バイアス電圧の発生を抑
え、寄生NPNトランジスタの電流増幅率を抑制し、そ
のことによって寄生NPNトランジスタの導通を抑える
必要がある。
様のことが言える。MOSトランジスタにおいても、バ
イポーラトランジスタが寄生的に形成されており、この
寄生トランジスタが導通すると、もはや、ゲート電極に
印加するゲート電圧によってドレイン電流を制御するこ
とができなくなる。このため、寄生トランジスタを導通
させると、MOSトランジスタを破壊へと至らしめる。
使用する場合には、MOSトランジスタがオンからオフ
へ転じるときに、MOSトランジスタにアバランシュ電
圧を超える電圧が印加されることがある。このとき、M
OSトランジスタにはアバランシュ電流が流れ、このア
バランシュ電流によって寄生トランジスタが導通し、そ
の結果MOSトランジスタは破壊へと導かれる。破壊へ
至らないアバランシュ電流の上限値はアバランシュ耐量
と称される。寄生トランジスタが導通し易ければ、この
アバランシュ耐量が低下する。
OSトランジスタでは、飽和電流が大きくなっているた
めに寄生トランジスタの導通が生じ易い。したがってト
レンチ構造の装置では、寄生トランジスタの導通を抑制
し、そのことによって最大可制御電流あるいはアバラン
シュ耐量を高め、広い安全動作領域を確保することが特
に重要な技術課題となっている。
たもので、寄生トランジスタの導通を抑制し、その結果
として十分に大きな可制御電流あるいはアバランシュ耐
量が得られ、十分に広い安全動作領域を持つ絶縁ゲート
型半導体装置を提供することを目的とする。
ゲート型半導体装置は、半導体基体を備え、当該半導体
基体は、第1導電形式の第1半導体層と、当該第1半導
体層の上に積層され前記半導体基体の上面に露出する第
2導電形式の第2半導体層と、当該第2半導体層の上面
において略帯状に選択的に形成された第1導電形式の第
3半導体層と、前記第2半導体層の上面において略帯状
に選択的に形成されるとともに、前記第3半導体層より
も深くしかも前記第3半導体層と交差するように形成さ
れ、前記第2半導体層よりも不純物濃度が高い第2導電
形式の第4半導体層と、を有し、前記半導体基体には、
前記第3および第2半導体層を貫通し前記第1半導体層
にまで達する溝が、略帯状の前記第3半導体層の上面に
沿って形成されており、前記絶縁ゲート型半導体装置
が、前記半導体基体との間に電気絶縁性の絶縁膜を挟ん
で前記溝に埋設された制御電極と、前記半導体基体の上
面に形成され、前記第2、第3、および第4半導体層の
当該上面への露出面のいずれにも電気的に接続された第
1主電極と、前記半導体基体の下面に形成され、当該下
面に電気的に接続された第2主電極と、をさらに備え
る。
置は、第1の発明の装置において、前記半導体基体の上
面への前記第2半導体層および前記第4半導体層の露出
面の前記第3半導体層に沿った方向の幅をそれぞれLお
よびMとしたときの比率L/Mが、1ないし5の範囲に
設定されている。
置は、第1の発明の装置において、前記半導体基体が、
前記第1半導体層の下面に形成された第2導電形式の第
5半導体層を、さらに有し、当該第5半導体層は前記半
導体基体の下面に露出し、前記第2主電極は前記第5半
導体層に電気的に接続されている。
純物濃度が高く抵抗の低い第4半導体層が、第2半導体
層の上面において3半導体層よりも深く、しかも第3半
導体層に交差するように形成されている。このため、第
1、第2、および第3半導体層で構成される寄生トラン
ジスタのベース電流が第4半導体層をバイパスして流れ
る。その結果、第2半導体層と第3半導体層の間のPN
接合部に印加されるバイアス電圧が低く抑えられるの
で、寄生トランジスタの導通が抑えられる。
のPN接合部に加えて、第4半導体層と第3半導体層の
間のPN接合部が存在するので、これらのPN接合部に
おける電子の注入効率が低減される。このことも、寄生
トランジスタの導通の抑制に寄与する。
ので、ゲート閾電圧の高いチャネルはチャネル全体の一
部を占めるに過ぎない。このため、飽和電流を大きく低
下させることなく、寄生トランジスタの導通が抑えられ
る。
への第2半導体層および第4半導体層の露出面の第3半
導体層に沿った方向の幅の比率が1〜5の範囲に最適化
されている。幅の比率がこの範囲であれば、従来の装置
に比べて2倍以上の最大可制御電流が得られ、しかも、
飽和電流の低下は1/2以下に抑えられる。
れた第5半導体層が備わるので、IGBTとして機能す
る。
示す断面斜視図である。このIGBT101は、トレン
チゲート構造のNチャネル型IGBTである。また、図
2は図1におけるA−A’切断線に沿った断面図であ
り、図3はエミッタ電極8を除去して描いた上面図であ
る。IGBT101は、多数のIGBT単位セルが並列
に接続された構造を有しており、図1〜図3には一つの
単位セルが図示されている。
GBT101の構造と動作について説明する。なお図1
以下の各図において、図6に示した従来装置100と同
一部分には同一符号を付して、その詳細な説明を略す
る。
に、高濃度にP型不純物を含んだ半導体領域10が形成
されている点が、従来のIGBT100とは特徴的に異
なっている。このP+半導体領域10の不純物濃度は、
P型ベース層4におけるよりも高く設定されており、好
ましくはさらに、N+型エミッタ層5におけるN型不純
物の濃度よりは低く設定される。P型ベース層4の上面
に選択的に形成されているN+型エミッタ層5は、溝の
両側に隣接し、しかも溝に沿ってストライプ状(帯状)
に形成されている。これに対してP+半導体領域10
は、同じくP型ベース層4の上面にストライプ状に選択
的に形成されていながら、N+型エミッタ層5とは直交
し(図1、図3)、しかも、N+型エミッタ層5よりも
深く形成されている(図2)。
が交差する部分では、N+型エミッタ層5がP+半導体領
域10の上面に選択的に形成された構造となっている。
したがってPN接合J3は、ストライプ状のN+型エミッ
タ層5に沿って、互いに並列に配列されたP型ベース層
4との界面とP+半導体領域10との界面とで構成され
ている。
面に露出しており、このためエミッタ電極8はN+型エ
ミッタ層5、P型ベース層4とともに、P+半導体領域
10にも電気的に短絡している。また、図3に示すよう
に、P+半導体領域10は、好ましくは複数本が互いに
等間隔で配設されている。
るので、従来装置であるIGBT100と同様に、所定
の大きさのコレクタ電圧VCEを印加した状態で、ゲート
電極7にゲート閾電圧を超えるゲート電圧VGEを印加す
るとIGBT101は導通し、ゲート電圧VGEをゲート
閾電圧以下にすると遮断する。
半導体領域10の存在によって、つぎの点でIGBT1
00とは異なる特徴的な動作が現れる。まず第1に、P
+半導体領域10が低抵抗であることにより、N-型ベー
ス層3、P型ベース層4、N+型エミッタ層5の3層か
らなる寄生NPNトランジスタのベース電流となる正孔
電流を速やかにエミッタ電極8へとバイパスするため、
PN接合J3に印加されるバイアス電圧が小さくなる。
その結果、寄生NPNトランジスタの導通が抑制される
ので、ラッチアップが生じ難くなる。
ッタ層5とP+半導体領域10との界面で構成されてい
るために、PN接合J3のこの部分において電子の注入
効率が低減される。このため、寄生NPNトランジスタ
の電流増幅率が高くならない。このことも、寄生NPN
トランジスタの導通を抑え、ラッチアップの抑制に寄与
する。
状に形成され、チャネル領域11の一部を占めるのみで
ある。チャネル領域11は、溝に沿って並列に配列され
たゲート閾電圧が低いP型ベース層4で構成される部分
と、ゲート閾電圧が高いP+半導体領域10で構成され
る部分とで構成される。コレクタ電流ICは、ゲート閾
電圧が高いチャネルの部分では、ゲート閾電圧が低い部
分に比べて低いか、あるいはゼロであるので、P+半導
体領域10が存在する分だけ飽和電流は低下する。しか
しながら、P+半導体領域10はチャネル領域11の一
部を占めるだけであるために、飽和電流への影響は劇的
ではない。
余り低下させることなく高く維持したままで、ラッチア
ップが抑制される。すなわち、最大可制御電流が高ま
り、安全動作領域が拡大する。
は、最適な範囲に設定するのが望ましい。P+半導体領
域10の最適な幅は、飽和電流を過度に低下させない程
度に小さく、十分なラッチアップ抑制効果が得られる程
度に大きく設定するのが望ましい。
幅M、および、P+半導体領域10を除くP型ベース層
4の上面露出部分の幅Lを定義する。P+半導体領域1
0は複数本が等間隔で配列しており、したがって、幅M
に相当するP+半導体領域10と幅Lに相当するP型ベ
ース層4の露出面とが、溝に沿って交互に反復的に配列
している。
定すると、従来のIGBT100に比べて、最大可制御
電流は約2倍となり、一方、飽和電流の低下は8割程度
にとどまる。また、比率L/Mを1に設定すると、飽和
電流はIGBT100の半分程度になるが、最大可制御
電流は約5倍となる。この場合、飽和電流の低下は大き
いが、平面ゲート構造のIGBTに比べると、5倍以上
の飽和電流が得られており十分な大きさである。比率L
/Mは装置の要求仕様によって適正に選ばれるものであ
るが、一般的には1以上5以下に設定することが望まし
い。この範囲では従来のIGBT100に比べて、2倍
以上の最大可制御電流、および1/2以上の飽和電流が
得られ、平面ゲート構造のIGBTに比べて5倍以上の
飽和電流が得られる。
に、従来周知のウェハプロセス技術を利用することによ
って容易に製造可能である。IGBT101を製造する
には、まず、P型の不純物がドープされたP+型アノー
ド層1の上にエピタキシャル成長により順次形成された
N+型バッファ層2とN-型ベース層3とを有するシリコ
ン半導体基板を用意する。
注入等を用いてP型の不純物を導入することによって、
所定の深さのP型ベース層4を形成する。
プ状の開口部を持つ酸化膜を形成し、これをマスクとし
てイオン注入等を行うことによりP型の不純物を導入す
る。それによって、P型ベース層4の不純物濃度より高
い不純物濃度を有するストライプ状のP+半導体領域1
0を、P型ベース層4の底面よりも浅く形成する。
層4の上面に先の酸化膜の開口部とは直交するストライ
プ状の開口部を持つ新たな酸化膜を形成し、これをマス
クとして用いてイオン注入等を行うことによりN型の不
純物を選択的に導入する。それによって、P+半導体領
域10よりも高い不純物濃度を有するストライプ状のN
+型エミッタ層5を、P+半導体領域10よりも浅く形成
する。形成されたN+型エミッタ層5はP+半導体領域1
0とは互いに直交する。
を、ストライプ状のN+型エミッタ層5の中心線に沿っ
たストライプ状に形成する。この溝は、エッチングを選
択的に施すことによって、N+型エミッタ層5およびP
型ベース層4を貫通し、N-型ベース層3に達するよう
に形成される。
膜6を、少なくとも溝部の内壁に所定の厚みで形成した
後、この絶縁膜6の内側にポリシリコンで構成されるゲ
ート電極7を形成する。また、ゲート電極7の上面にも
絶縁膜6を形成する。
されるエミッタ電極8を形成し、下主面に同じく金属で
構成されるコレクタ電極9を形成することによってIG
BT101が完成する。
のに、特別な新たな製造技術は要しない。従来周知のウ
ェハプロセス技術を組み合わせることによって容易に製
造可能である。特に、IGBT101の特徴部分をなす
P+半導体領域10を形成する過程で、P+半導体領域1
0とN+型エミッタ層5とが互いに直交するために、P+
半導体領域10とN+型エミッタ層5との間でマスク合
わせを必要としない。このことは、従来のIGBT10
0と殆ど変わらない容易さで、可制御電流において優れ
た特性を有するIGBT101が実現することを意味す
る。
の例について説明したが、トレンチゲート構造のMOS
トランジスタについても同様の構成が可能である。図4
および図5にその例を示す。図4は、Nチャネル型MO
Sトランジスタの断面斜視図である。また、図5は図4
におけるB−B’切断線に沿った断面図である。このM
OSトランジスタ102も、IGBT101と同様に多
数の単位セルが並列に接続された構造を有しており、図
4および図5には一つの単位セルが図示されている。
ベース層3より上方部分の構成はIGBT101と同様
であり、P+型アノード層1がなくN+型バッファ層2が
ドレイン電極9へ直接に結合している点がIGBT10
1とは特徴的に異なる。なお、MOSトランジスタで
は、N型半導体層5はN型ソース層と称され、2つの主
電極8、9はそれぞれソース電極、ドレイン電極と呼ば
れる。
の大きさのドレイン電圧VDSを、ドレイン電極9が正電
圧となるように印加した状態で、ゲート電極7にゲート
閾電圧を超えるゲート電圧VGEを印加するとMOSトラ
ンジスタ102は導通する。すなわち、ドレイン電極9
からソース電極8へとドレイン電流が流れる。逆に、ゲ
ート電圧VGEをゲート閾電圧以下にすると、MOSトラ
ンジスタ102は遮断する。
+半導体領域10の存在によってIGBT101と同様
の特徴的な動作が実現する。すなわち、飽和電流を余り
低下させることなく寄生トランジスタの導通が抑制され
る。このため、アバランシュ耐量が向上し、最大可制御
電流が高まるとともに、安全動作領域が拡大する。
率L/Mは1ないし5の範囲に設定することが望まし
い。
+半導体領域10はN+型エミッタ層5と互いに直交する
ように形成されていた。しかしながら、直角に限らず任
意の角度で交差するように形成しても、これらの実施例
と同様の効果が得られる。すなわち、マスク合わせを要
せず容易に製造が可能であるとともに、飽和電流を余り
低下することなく可制御電流を高めることができる。
りも不純物濃度が高く抵抗の低い第4半導体層が、第2
半導体層の上面において3半導体層よりも深く、しかも
第3半導体層に交差するように形成されているので、飽
和電流をそれほど低下させることなく高く保ったまま
で、寄生トランジスタの導通が抑えられる。すなわち、
最大可制御電流が大きく、安全動作領域の広い絶縁ゲー
ト型半導体装置が得られる。
もに略帯状であるとともに互いに交差するので、これら
の半導体層を形成する過程で用いられるマスクパターン
を互いに位置合わせする必要がない。すなわち、従来の
装置に比べて何等困難な工程を要することなく、容易に
製造可能である。
への第2半導体層および第4半導体層の露出面の第3半
導体層に沿った方向の幅の比率が1〜5の範囲に最適化
されているので、従来の装置に比べて2倍以上の最大可
制御電流が得られ、しかも、飽和電流の低下は1/2以
下に抑えられる。すなわち、実用的に最も好ましい範囲
の特性が実現する。
れた第5半導体層が備わるので、IGBTとして機能す
る。すなわち、寄生トランジスタの導通が特に重大であ
るIGBTにおいて、飽和電流を高く保ったままでラッ
チアップの発生を抑制することができる。
である。
図である。
である。
ファ層(第1半導体層)、3 N-型ベース層(第1半
導体層)、4 P型ベース層(第2半導体層)、5 N
+型エミッタ層(第3半導体層)、6 絶縁膜、7 ゲ
ート電極(制御電極)、8 エミッタ電極(第1主電
極)、9 コレクタ電極(第2主電極)、10 P+半
導体領域(第4半導体層)、11 チャネル。
Claims (3)
- 【請求項1】 絶縁ゲート型半導体装置であって、半導
体基体を備え、当該半導体基体は、第1導電形式の第1
半導体層と、当該第1半導体層の上に積層され前記半導
体基体の上面に露出する第2導電形式の第2半導体層
と、当該第2半導体層の上面において略帯状に選択的に
形成された第1導電形式の第3半導体層と、前記第2半
導体層の上面において略帯状に選択的に形成されるとと
もに、前記第3半導体層よりも深くしかも前記第3半導
体層と交差するように形成され、前記第2半導体層より
も不純物濃度が高い第2導電形式の第4半導体層と、を
有し、前記半導体基体には、前記第3および第2半導体
層を貫通し前記第1半導体層にまで達する溝が、略帯状
の前記第3半導体層の上面に沿って形成されており、前
記絶縁ゲート型半導体装置が、前記半導体基体との間に
電気絶縁性の絶縁膜を挟んで前記溝に埋設された制御電
極と、前記半導体基体の上面に形成され、前記第2、第
3、および第4半導体層の当該上面への露出面のいずれ
にも電気的に接続された第1主電極と、前記半導体基体
の下面に形成され、当該下面に電気的に接続された第2
主電極と、をさらに備える絶縁ゲート型半導体装置。 - 【請求項2】 前記半導体基体の上面への前記第2半導
体層および前記第4半導体層の露出面の前記第3半導体
層に沿った方向の幅をそれぞれLおよびMとしたときの
比率L/Mが、1ないし5の範囲に設定されている請求
項1に記載の絶縁ゲート型半導体装置。 - 【請求項3】 前記半導体基体が、前記第1半導体層の
下面に形成された第2導電形式の第5半導体層を、さら
に有し、当該第5半導体層は前記半導体基体の下面に露
出し、前記第2主電極は前記第5半導体層に電気的に接
続されている請求項1に記載の絶縁ゲート型半導体装
置。
Priority Applications (1)
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---|---|---|---|
JP20496894A JP3260561B2 (ja) | 1994-08-30 | 1994-08-30 | 絶縁ゲート型半導体装置 |
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Application Number | Priority Date | Filing Date | Title |
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JP20496894A JP3260561B2 (ja) | 1994-08-30 | 1994-08-30 | 絶縁ゲート型半導体装置 |
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Publication Number | Publication Date |
---|---|
JPH0870121A true JPH0870121A (ja) | 1996-03-12 |
JP3260561B2 JP3260561B2 (ja) | 2002-02-25 |
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ID=16499285
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
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JP (1) | JP3260561B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999038214A1 (fr) * | 1998-01-22 | 1999-07-29 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur bipolaire de type a porte isolante |
EP1422758A3 (en) * | 2002-11-01 | 2005-10-12 | Toyota Jidosha Kabushiki Kaisha | Field effect type semiconductor device |
JP2007115943A (ja) * | 2005-10-21 | 2007-05-10 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
JP2012124522A (ja) * | 2012-02-20 | 2012-06-28 | Toshiba Corp | 半導体素子 |
-
1994
- 1994-08-30 JP JP20496894A patent/JP3260561B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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WO1999038214A1 (fr) * | 1998-01-22 | 1999-07-29 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur bipolaire de type a porte isolante |
US6225649B1 (en) | 1998-01-22 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Insulated-gate bipolar semiconductor device |
JP4090516B2 (ja) * | 1998-01-22 | 2008-05-28 | 三菱電機株式会社 | 絶縁ゲート型バイポーラ半導体装置 |
EP1422758A3 (en) * | 2002-11-01 | 2005-10-12 | Toyota Jidosha Kabushiki Kaisha | Field effect type semiconductor device |
JP2007115943A (ja) * | 2005-10-21 | 2007-05-10 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
JP2012124522A (ja) * | 2012-02-20 | 2012-06-28 | Toshiba Corp | 半導体素子 |
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