JP2007115943A - 半導体装置 - Google Patents

Abstract

【課題】 第４半導体領域を形成する位置にバラツキが生じても、性能が変化しづらい半導体装置を提供する。
【解決手段】 表面のＹ方向に伸びているｎ型エミッタ領域６０と、ｎ型エミッタ領域６０を取囲んでいるｐ型ボディ領域５０と、その上部にｐ型ボディ領域５０が位置しており、ｐ型ボディ領域５０によってｎ型エミッタ領域６０から分離されているｎ型ドリフト領域２０と、Ｙ方向において断続的にｎ型エミッタ領域６０とｐ型ボディ領域５０の間に存在することによって、ｎ型エミッタ領域６０とｎ型ドリフト領域２０の間を断続的に分離しているｐ型エミッタ領域７０と、ｎ型エミッタ領域６０とｎ型ドリフト領域２０を分離している位置においてｐ型ボディ領域５０に絶縁層１２を介して対向しているとともにＹ方向に伸びているゲート電極１４とを備えている。
【選択図】 図１

Description

本発明は、製造条件のバラツキにもかかわらず、安定した性能を発揮する半導体装置に関する。

ＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）といった半導体装置が知られている。その半導体装置の性能を向上させるために、所定方向に伸びるゲート電極に沿ってｎ型エミッタ領域を断続的に設けるとともに、ｎ型エミッタ領域の屈曲部をｐ型エミッタ領域で覆う技術が提案されており、その一例が特許文献１に開示されている。
図１３に示すように、特許文献１の半導体装置１００はＩＧＢＴであり、ｎ型エミッタ領域（第１半導体領域）１６０と、ボディ領域（第２半導体領域）１５０と、ドリフト領域（第３半導体領域）１２０と、ｐ型エミッタ領域（第４半導体領域）１７０と、ｎ型バッファ領域１３０と、ｐ型コレクタ領域１４０と、ゲート電極１１４を備えている。
第１半導体領域１６０は、ｎ型（第１導電型）不純物を高濃度に含むとともに、所定方向（Ｙ方向）に断続的に形成されている。第２半導体領域１５０は、ｐ型（第２導電型）不純物を低濃度に含むとともに、第１半導体領域１６０を取囲んでいる。第３半導体領域１２０は、ｎ型（第１導電型）不純物を含むとともに、第２半導体領域１５０の周囲に位置しており、第２半導体領域１５０によって第１半導体領域１６０から分離されている。ｎ型バッファ領域１３０は、ｎ型（第１導電型）不純物を高濃度に含むとともに、第３半導体領域１２０の裏面に形成されている。ｐ型コレクタ領域１４０は、ｐ型（第２導電型）不純物を高濃度に含むとともに、ｎ型バッファ領域１３０の裏面に形成されている。
ゲート電極１１４は、第１半導体領域１６０と第３半導体領域１２０を分離している位置において第２半導体領域１５０に絶縁層１１５を介して対向しているともに、前記所定方向（Ｙ方向）に伸びている。第４半導体領域１７０は、ｐ型（第２導電型）不純物を高濃度に含み、前記所定方向（Ｙ方向）長く伸び、第１半導体領域１６０と第２半導体領域１５０の間に存在することによって、第１半導体領域１６０の曲率の大きな部分(屈曲部)１６２を覆い、屈曲部１６２を第２半導体領域１５０から分離している。

半導体装置１００のゲート電極１１４にオン電圧が印加されると、ゲート電極１１４の側壁に接する部分においてｐ⁻型のボディ領域１５０が反転してチャネルが形成される。このために、ｎ型エミッタ領域１６０が形成されている部分（図１３に示す範囲”Ｌｄ”、及び範囲”Ｌｆ”）では、電子が、ｎ型エミッタ領域１６０→形成されたチャネル→ｎ型ドリフト領域１２０に移動する。それと同時に、正孔（ホール）が、ｐ型コレクタ領域１４０→ｎ型バッファ領域１３０→ｎ型ドリフト領域１２０に移動する。この結果、ｎ型ドリフト領域１２０において伝導度変調現象が生じ、ｎ型エミッタ領域１６０とｐ型コレクタ領域１４０間が導通する。その一方において、ｎ型エミッタ領域１６０が形成されていない部分（図１３に示す範囲”Ｌｅ”では、チャネルに電流が流れない。
半導体装置１００では、ｎ型エミッタ領域１６０がゲート電極１１４に沿って断続的に形成されている。ｎ型エミッタ領域がゲート電極に沿って連続的に形成されている場合と比較すると、半導体装置１００ではｎ型エミッタ領域１６０の体積が減少している。ｎ型エミッタ領域１６０の体積を減少させると、飽和電流が減少し、負荷短絡耐量を増加させることができる。
特開２００２−２７０８４２号公報

半導体装置１００では、図１４の実線が示すように、第１半導体領域１６０の曲率の大きな部分（屈曲部）１６２を第４半導体領域１７０で覆うことによって、屈曲部１６２を第２半導体領域１５０から分離している。
仮に第４半導体領域１７０が存在しないと、半導体装置１００がオフしている場合に、屈曲部１６２の近傍に電界集中が生じ易く、その電界集中によって半導体装置１００の負荷短絡耐量が低下してしまう。従って、半導体装置１００の負荷短絡耐量の低下を避けるためには、屈曲部１６２を第４半導体領域１７０で覆っておく必要がある。
第４半導体領域１７０を形成するとしても、それが図１４の破線に示す位置に形成されていれば、第４半導体領域１７０で屈曲部１６２を覆うことができず、半導体装置１００の負荷短絡耐量は低下してしまう。
その一方において、第４半導体領域１７０が図１４の一点鎖線に示すように第１半導体領域１６０の底面を覆う位置に形成されていると、第４半導体領域１７０で屈曲部１６２を覆うことはできても、ゲート電極１１４に対向しており、ゲート電極１１４にオン電圧が印加されたときに反転すべき位置１７１のｐ型不純物濃度が高濃度となり、反転しないことになる。これでは、半導体装置１００がオン動作できない。
従来の半導体装置１００は、第１半導体領域１６０と第４半導体領域１７０の位置関係を精密に管理する必要がある。両者が離れすぎれば（図１４の破線の状態）、第１半導体領域１６０の屈曲部１６２を第４半導体領域１７０で覆うことができず、半導体装置１００の負荷短絡耐量が敏感に低下してしまう。両者が接近しすぎれば（図１４の一点鎖線の状態）、ゲート電極１１４に対向する位置１７１の不純物濃度が増大して半導体装置１００のオン電圧が敏感に増大してしまう。
従来の半導体装置１００は、上記したように第４半導体領域１７０を形成する位置を精密に管理する必要があり、性能が安定した半導体装置１００を量産するのが難しい。
本発明は、上記の問題点を解決するために創作された。本発明では、第４半導体領域を形成する位置にバラツキが生じても、性能が変化しづらい半導体装置を提供する。本発明によると、製造条件のバラツキによって第４半導体領域を形成する位置にバラツキが生じても、製造される半導体装置の性能はあまり変わらない。性能の安定した半導体装置を量産しやすくなる。

（請求項１に記載の発明）
上記課題を解決するために、本発明の半導体装置は、少なくとも、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、ゲート電極を備えている。
第１半導体領域は、第１導電型不純物を高濃度に含むとともに、表面の所定方向に伸びている。第２半導体領域は、第２導電型不純物を低濃度に含むとともに第１半導体領域を取囲んでいる。第３半導体領域は、第１導電型不純物を含むとともに、その上部に第２半導体領域が設けられており、第２半導体領域によって第１半導体領域から分離されている。４半導体領域は、第２導電型不純物を高濃度に含み、前記所定方向において断続的に、第１半導体領域と第２半導体領域の間、及び／又は、第２半導体領域と第３半導体領域の間に存在することによって、第１半導体領域と第３半導体領域の間を断続的に分離している。ゲート電極は、第１半導体領域と第３半導体領域を分離している位置において第２半導体領域に絶縁層を介して対向しているともに、前記所定方向に伸びている。なお、第１半導体領域は、ゲート電極に沿って形成されていればよく、ゲート電極に沿って連続的に形成されている態様と、ゲート電極に沿って断続的に形成されている態様の両方を含む。

本発明の半導体装置によれば、断続的に形成されている第４半導体領域によって、第１半導体領域が断続的に第３半導体領域から分離される。ゲート電極にオン電圧が印加されてオン状態となっても、ゲート電極に沿って第４半導体領域が断続的に形成されている部分では、第１半導体領域と第３半導体領域の間を電流が流れない。実質的には第１半導体領域を断続的に形成するのに等しく、第１半導体領域の体積を減少させるのに等しい。第４半導体領域を断続的に形成することによって、半導体装置の飽和電流が減少し、負荷短絡耐量を増加させることができる。
また、本発明の半導体装置によれば、第４半導体領域を第１半導体領域と第２半導体領域の間に設ける場合には、ゲート電極に沿って第４半導体領域が存在する部分では、第１半導体領域の曲率が大きい部分(屈曲部)を、第４半導体領域で覆うことができる。第４半導体領域が存在しない部分では、第１半導体領域の屈曲部を、第４半導体領域で覆うことはできない。しかしながら、第４半導体領域が断続的に形成されており、第１半導体領域の屈曲部を断続的に第４半導体領域で覆えば、屈曲部１６２の近傍で生じ易い電界集中の発生を抑制することができる。電界集中が生じやすい第１半導体領域の屈曲部を、第４半導体領域で覆うことができ、半導体装置の負荷短絡耐量を増加させることができる。この構成では、第４半導体領域が第１半導体領域を断続的に取囲んでいればよい。従来の技術のように、第４半導体領域が第１半導体領域の屈曲部を覆うとともに、１半導体領域の底面は覆わないといった、微妙な位置関係が要求されない。また、本発明の半導体装置によれば、第４半導体領域を第２半導体領域と第３半導体領域の間に設ける場合には、第４半導体領域が、ゲート電極側壁で、チャネルが形成される第２半導体領域と第３半導体領域を断続的に分離していればよく、微妙な位置関係が要求されない。すなわち、本発明の半導体装置では、第４半導体領域を形成する位置のズレに対して半導体装置の特性が敏感に変化しない。これにより、性能の安定した半導体装置を量産しやすい。

（請求項２に記載の発明）
本発明は、トレンチ型のゲート電極を持つ半導体装置に実現することもできれば、プレーナ型のゲート電極を持つ半導体装置に実現することもできる。トレンチ型のゲート電極を持つ半導体装置に実現する場合には、ゲート電極が、第１半導体領域から第２半導体領域を貫通して第３半導体領域に達するトレンチゲート電極となる。この半導体装置は、トレンチゲート電極に沿って第４半導体領域が存在しない位置では、表面側から順に第１半導体領域と第２半導体領域と第３半導体領域が積層された積層構造が存在し、トレンチゲート電極に沿って第４半導体領域が存在する位置では、表面側から順に第１半導体領域と第４半導体領域と第２半導体領域と第３半導体領域が積層された積層構造が存在していることを特徴とする。
このトレンチゲート型の半導体装置は、断続的に形成されている第４半導体領域によって、実質的には第１半導体領域を断続的に形成されているのに等しくなる。半導体装置の飽和電流が減少し、負荷短絡耐量を増加させることができる。また、第１半導体領域の屈曲部を第４半導体領域によって断続的に覆うことができる。そして、電界集中の発生を抑制することができ、半導体装置の負荷短絡耐量を増加させることができる。さらに、第４半導体領域が第１半導体領域を断続的に取囲んでいればよく、第１半導体領域と第４半導体領域の相対的な位置関係のズレに対して半導体装置の特性があまり変化しない。これにより、高いレベルで性能が安定した半導体装置を量産しやすい。

（請求項３に記載の発明）
本発明をプレーナ型のゲート電極を持つ半導体装置に適用する場合には、ゲート電極が第１半導体領域と第２半導体領域と第３半導体領域の表面に対向するプレーナゲート電極となる。この半導体装置は、プレーナゲート電極に沿って第４半導体領域が存在しない位置では、第１半導体領域と第２半導体領域と第３半導体領域が順に配置されており、プレーナゲート電極に沿って第４半導体領域が存在する位置では、第１半導体領域と第４半導体領域と第２半導体領域と第３半導体領域が順に配置されていることを特徴とする。
このプレーナゲート型の半導体装置も、断続的に形成されている第４半導体領域によって、実質的には第１半導体領域を断続的に形成されているのに等しくなる。半導体装置の飽和電流が減少し、負荷短絡耐量を増加させることができる。また、第１半導体領域の屈曲部を第４半導体領域によって断続的に覆うことができる。そして、電界集中の発生を抑制することができ、半導体装置の負荷短絡耐量を増加させることができる。さらに、第４半導体領域が第１半導体領域を断続的に取囲んでいればよく、第１半導体領域と第４半導体領域の相対的な位置関係のズレに対して半導体装置の特性があまり変化しない。これにより、高いレベルで性能が安定した半導体装置を量産しやすい。

（請求項４に記載の発明）
本発明は、ＭＯＳＦＥＴのようなユニポーラの半導体装置に実現することもできるが、ＩＧＢＴのようなバイポーラの半導体装置に実現することもできる。バイポーラの半導体装置に実現する場合には、第２導電型不純物を高濃度に含む第５半導体領域が裏面に設けられていることが好ましい。第５半導体領域は第４半導体領域の裏面に直接的に形成されていてもよいし、第１導電型不純物を高濃度に含むバッファ領域（ないしはフィールドストップ領域）を介して形成されていてもよい。
本発明の半導体装置によれば、第５半導体領域と第１半導体領域から導電型を異にするキャリアが供給され、伝導度変調現象を利用して低いオン電圧を実現することができる。

本発明によると、負荷短絡耐量が高いレベルで安定する半導体装置を量産することが可能となる。

以下に説明する実施例の主要な特徴を列記しておく。
（第１実施形態）
トレンチゲート電極が直線的に伸びている。そのトレンチゲート電極に沿って第１半導体領域（ｎ型エミッタ領域）が直線的に連続的に伸びている。第１半導体領域をはさんだトレンチゲート電極と反対の側に、第４半導体領域が断続的に形成されている。
第４半導体領域は第１半導体領域よりも深い。第１半導体領域よりも深部では、絶縁層を介して第４半導体領域がトレンチゲート電極に対向している。第４半導体領域は、トレンチゲート電極にオン電圧が印加されても、反転しない不純物濃度を備えている。
（第２実施形態)
第４半導体領域と第４半導体領域の間隔は、第１半導体領域の屈曲部の近傍に発生し易い電界集中が許容値に抑制される間隔未満に調整されている。
（第３実施形態）
一対の第１半導体領域と一対の第２半導体領域と一対の第４半導体領域が鏡対称に配置されている。プレーナゲート電極が、第４半導体領域が存在しない位置では、一方の第１半導体領域から一方の第２半導体領域と第３半導体領域と他方の第２半導体領域を経て他方の第１半導体領域にまで伸びている。第４半導体領域が存在する位置では、一方の第１半導体領域から一方の第４半導体領域と一方の第２半導体領域と第３半導体領域と他方の第２半導体領域と他方の第４半導体領域を経て他方の第１半導体領域にまで伸びている。

（第１実施例）
以下に第１実施例の半導体装置１０を図１〜図６を参照して説明する。第１実施例は、トレンチゲート電極を有するパンチスルー型のＩＧＢＴに本発明を適用したものである。
図１は、第１実施例の半導体装置１０の要部斜視図を示す。図２は、図１のII−II線に対応する半導体装置１０の断面図を示す。図３は、半導体装置１０の製造過程において、トレンチゲート電極１４が形成された状態を示す。図４は、トレンチゲート電極１４に沿ってｎ型のエミッタ領域６０が形成された状態を示す。図５は、ｐ型のエミッタ領域７０が形成された状態を示す。図６は、第１実施例の半導体装置１０では、ｎ型のエミッタ領域６０とｐ型のエミッタ領域７０の相対的位置関係の精度が緩和される様子を説明する。

図１に示すように、半導体装置１０は、ｎ⁻型のドリフト領域（特許請求の範囲の第３半導体領域の実施例）２０を備えている。ドリフト領域２０の裏面側（図１に示す下側）には、ｎ^＋型のバッファ領域３０が設けられている。ｎ型のバッファ領域３０の裏面側には、ｐ^＋型のコレクタ領域（特許請求の範囲の第５半導体領域の実施例）４０が設けられている。また、ドリフト領域２０の表面側（図１に示す上側）には、ｐ⁻型のボディ領域（特許請求の範囲の第２半導体領域の実施例）５０が設けられている。ボディ領域５０の表面からボディ領域５０を貫通してドリフト領域２０に達する深さまでトレンチ１１が形成されている。このトレンチ１１は、ボディ領域５０の表面に沿って所定方向に長く伸びている。トレンチ１１の内壁にはゲート絶縁層１２が設けられ、その内部にはポリシリコン１３が充填されてトレンチゲート電極１４が形成されている。
トレンチゲート電極１４は、トレンチゲート電極１４の延伸方向であるＹ方向（特許請求の範囲の所定方向の実施例）に連続的に形成されている。トレンチゲート電極１４の両サイドには、ｎ^＋型のエミッタ領域（特許請求の範囲の第１半導体領域の実施例）６０が設けられている。ｎ^＋型のエミッタ領域６０を挟んでトレンチゲート電極１４と反対側のボディ領域５０の表面には、ｐ^＋型のエミッタ領域（特許請求の範囲の第４半導体領域の実施例）７０が設けられている。ｐ^＋型のエミッタ領域７０は、ｎ^＋型のエミッタ領域６０に隣接する位置において、Ｙ方向に断続的に設けられている。図１では、Ｙ方向に伸びる範囲”Ｌａ”と”Ｌｃ”の範囲（後述する、電流の非導通範囲）ではｐ^＋型のエミッタ領域７０が形成されており、その間の”Ｌｂ”の範囲（後述する、電流の導通範囲）ではｐ^＋型のエミッタ領域７０が形成されていないことを図示している。
ｐ^＋型のエミッタ領域７０は、図１の断面に示されているように、ｎ^＋型のエミッタ領域６０を、深さ方向（Ｚ方向）でも巾方向（Ｘ方向）でも覆っている。ｐ^＋型のエミッタ領域７０は、ｐ^＋型のエミッタ領域７０が存在する”Ｌａ”と”Ｌｃ”の範囲では、ｐ^＋型のエミッタ領域７０が存在しなければボディ領域５０に接するｎ^＋型のエミッタ領域６０の境界面６１を完全に覆っている。
ｐ^＋型のエミッタ領域７０は、ｎ^＋型のエミッタ領域６０の境界面６１を完全に覆ってしまえばよい。ｎ^＋型のエミッタ領域６０の境界面６１を部分的に覆う必要はない。ｎ^＋型のエミッタ領域６０の境界面６１を部分的に覆う必要がないことから、ｐ^＋型のエミッタ領域７０とｎ^＋型のエミッタ領域６０の相対的位置関係に関する要件は緩和されている。
なお、図１のII−II断面図である図２に示すように、Ｙ方向における”Ｌｂ”の範囲では、ｐ^＋型のエミッタ領域７０が設けられていない。

ここで、半導体装置１０の製造方法を、図３〜図５を用いて簡単に説明する。まず、図３に示すように、ドリフト領域２０、バッファ領域３０、コレクタ領域４０が積層された半導体基板を準備する。次に、ドリフト領域２０の表面に、イオン注入技術及び熱拡散技術を利用してボディ領域５０を形成する。次に、トレンチゲート電極１４を形成する部分に開口部を設けたマスク（図示していない。）をボディ領域５０の表面に形成する。次にマスクの開口部からエッチングしてドリフト領域２０にまで達するトレンチ１１を形成する。そして、トレンチ１１の内壁にゲート絶縁層１２を形成した後、マスクが除去される。次に、ゲート絶縁層１２で覆われたトレンチ１１内にポリシリコンを埋め込み、トレンチゲート電極１４を完成する。
次に図４に示すように、マスクＭ１がボディ領域５０の表面に形成される。このマスクＭ１には、ｎ^＋型のエミッタ領域６０を形成する部分に開口部が設けられている。そして開口部からｎ型（特許請求の範囲の第１導電型の実施例）不純物であるリンをドープした後、マスクＭ１を除去する。
次に図５に示すように、マスクＭ２をボディ領域５０の表面に形成する。このマスクＭ２には、ｐ^＋型のエミッタ領域７０を形成する部分に開口部が設けられている。そして、開口部からｐ型（特許請求の範囲の第２導電型の実施例）不純物であるボロンをドープし後、マスクＭ２を除去する。そして、ドープされたリンとボロンが熱拡散されることで、ｎ^＋型のエミッタ領域６０とｐ^＋型のエミッタ領域７０が形成される。
このとき、リンよりもボロンを深く注入しておいて熱拡散すると、ｎ^＋型のエミッタ領域６０の下方にまでｐ^＋型のエミッタ領域７０が形成される。ｎ^＋型のエミッタ領域６０はｐ^＋型のエミッタ領域７０によって完全に覆われる。ｎ^＋型のエミッタ領域６０の下方では、ｐ^＋型のエミッタ領域７０がトレンチゲート電極１４のゲート絶縁層１２に接する。ゲート絶縁層１２に接するｐ^＋型のエミッタ領域７０の濃度が高いために、トレンチゲート電極１４にオン電圧を印加しても、ゲート絶縁層１２に接するｐ^＋型のエミッタ領域７０は反転しない。トレンチゲート電極１４にオン電圧を印加しても、図１に示される断面では電流が流れず、図２に示される断面でのみ電流が流れる。ゲート絶縁層１２に沿って電流が流れる範囲が、Ｙ方向において断続的であることから、半導体相置１０の飽和電流が制限され、負荷短絡耐量が増加する。

ｐ^＋型のエミッタ領域７０が形成される部分では、ｐ^＋型のエミッタ領域７０でｎ^＋型のエミッタ領域６０の境界面６１が全て覆われるように形成されればよい。
例えば、図６に示すように、ｐ^＋型のエミッタ領域７０は、実線で示す位置に形成されていてもよいし、一点鎖線で示す位置に形成されていてもよい。図５に示したマスクＭ２の開口部がｎ^＋型のエミッタ領域６０寄りに設けられた場合等には、ｐ^＋型のエミッタ領域７０は、実線で示す位置よりも一点鎖線で示す位置寄りに形成される。ｎ^＋型のエミッタ領域６０の境界面６１を部分的にｐ^＋型のエミッタ領域７０で覆う必要がないことから、ｐ^＋型のエミッタ領域７０とｎ^＋型のエミッタ領域６０の相対的位置関係に関する要件は大幅に緩和されている。
本実施例の「リン」は本発明の「第１導電型不純物」に、本実施例の「ボロン」は本発明の「第２導電型不純物」に対応する。

このように構成された半導体装置１０のｎ^＋型のエミッタ領域６０とｐ^＋型のエミッタ領域７０にはエミッタ電極が接続され、ｐ^＋型のコレクタ領域４０にはコレクタ電極が接続される。そして、エミッタ電極を接地し、コレクタ電極に正電圧を印加した状態で、トレンチゲート電極１４に印加するゲート電圧を制御する。
トレンチゲート電極１４にオン電圧を印加すると、図２の断面に示すように、ｐ^＋型のエミッタ領域７０が形成されていない範囲（図１の”Ｌｂ”で示されている範囲）では、トレンチゲート電極１４に接するｐ⁻型のボディ領域５０にチャネル領域が形成される。そして、ｎ^＋型のエミッタ領域６０から流出した電子が、形成されたチャネル領域を介してドリフト領域２０に向けて移動する。したがって、範囲”Ｌｂ”は電流の導通範囲（ｎ^＋型のエミッタ領域６０から電子が流出する部分）となっている。
一方、ｐ^＋型のエミッタ領域７０が形成されている範囲（図１の”Ｌａ”と”Ｌｃ”で示されている範囲）では、図１の断面に示すように、ｎ^＋型のエミッタ領域６０の境界面６１を覆っているｐ^＋型のエミッタ領域７０のボロン濃度が高いので、ｐ^＋型のエミッタ領域７０は反転しない。すなわち、図１の”Ｌａ”と”Ｌｃ”で示されている範囲では、ｎ^＋型のエミッタ領域６０からは電子が流出せず、範囲”Ｌａ”と範囲”Ｌｃ”は電流の非導通範囲（ｎ^＋型のエミッタ領域６０から電子が流出しない部分）となっている。
また、ｐ＋型のコレクタ領域４０からは、ドリフト領域２０に向けて正孔（ホール）が移動する。したがって、ドリフト領域２０には、電子と正孔が注入され、伝導度変調現象が生じ、一部の電子と正孔は結合する。また、一部の正孔はｐ^＋型のエミッタ領域７０からエミッタ電極に移動する。こうして、半導体装置１０はオン状態となる。

本実施例の半導体装置１０を用いれば、Ｙ方向に断続的に形成されいいるｐ^＋型のエミッタ領域７０によって、ｎ^＋型のエミッタ領域６０の一部がボディ領域５０から断続的に分離される。そして、ｐ^＋型のエミッタ領域７０が形成されている部分では、半導体装置１０がオン状態の際に、トレンチゲートの側壁に接するボディ領域に形成されたチャネル領域に、ｎ^＋型のエミッタ領域６０から電子が流出しない。これにより、半導体装置１０がオン状態の際に流出する電子が減少し、半導体装置の飽和電流が減少する。したがって、負荷が短絡する事態となっても半導体装置１０に流れる電流の量が制限され、負荷短絡耐量が増加する。
また、本実施例の半導体装置１０では、断面視したときに、ｐ^＋型のエミッタ領域７０が、ｎ^＋型のエミッタ領域６０とｐ⁻型のボディ領域５０を完全に分離すればよい。すなわち、ｐ^＋型のエミッタ領域７０が、ｎ^＋型のエミッタ領域６０の境界面６１を全て覆うように形成されていればよい。従来の技術では、ｐ^＋型のエミッタ領域７０がｎ^＋型のエミッタ領域６０の屈曲部６２を覆うと同時に、ｎ^＋型のエミッタ領域６０とｐ⁻型のボディ領域５０の境界面６１を全ては覆わないようにする必要があり、ｐ^＋型のエミッタ領域７０とｎ^＋型のエミッタ領域６０の相対的位置関係を精密に管理する必要があった。本実施例の半導体装置１０では、ｐ^＋型のエミッタ領域７０でｎ^＋型のエミッタ領域６０の境界面６１を全て覆ってしまえばよい。したがって、ｎ^＋型のエミッタ領域６０とｐ^＋型のエミッタ領域７０を形成する際の相対的な位置合わせが容易である。ｎ^＋型のエミッタ領域６０とｐ^＋型のエミッタ領域７０の相対的な位置にばらつきが生じても、半導体装置１０の特性にはあまり影響しない。性能の安定した半導体装置１０を量産しやすい。

本実施例では、ｎ^＋型のエミッタ領域６０が、トレンチゲート電極１４に沿って連続的に設けられている場合について説明したが、ｎ^＋型のエミッタ領域６０は連続的に設けられていなくてもよい。すなわち、ｎ^＋型のエミッタ領域６０トレンチゲート電極１４に沿って断続的に設けられていてもよい。その場合、断続的に形成されているｎ^＋型のエミッタ領域６０の境界面６１がｐ^＋型のエミッタ領域７０で覆われていればよい。これによれば、半導体装置１０がオン状態の際に形成されるチャネル領域の面積が、さらに減少し、半導体装置の飽和電流が一層減少する。

（第２実施例）
次に第２実施例の半導体装置１０ａを、図７、図８を参照して説明する。本実施例は、プレーナゲート電極を有するパンチスルー型のＩＧＢＴに本発明を適用したものである。図７と図８は、第２実施例の半導体装置１０ａの断面図を示す。図７は、ｐ^＋型のエミッタ領域７０ａ，７０ｅが設けられている範囲での断面を示し、図８は、ｐ^＋型のエミッタ領域７０ａ，７０ｅが設けられていない範囲での断面を示す。

図７、図８に示すように、半導体装置１０ａは、ｎ⁻型のドリフト領域（特許請求の範囲の第３半導体領域の実施例）２０ａを備えている。ｎ⁻型のドリフト領域２０ａの裏面側（図７に示す下側）には、ｎ^＋型のバッファ領域３０ａとｐ^＋型のコレクタ領域（特許請求の範囲の第５半導体領域の実施例）４０ａが設けられている。また、ｎ⁻型のドリフト領域２０の表面側（図７に示す上側）の一部には、ｐ⁻型のボディ領域（特許請求の範囲の第２半導体領域の実施例）５０ａ，５０ｅが設けられている。そして、各ボディ領域５０ａ，５０ｅの表面の一部には、ｎ^＋型のエミッタ領域（特許請求の範囲の第１半導体領域の実施例）６０ａ，６０ｅが形成される。
そして図７に示すように、電子の流出を抑えて飽和電流を抑制する部分では、ｎ^＋型のエミッタ領域６０ａとｐ⁻型のボディ領域５０ａの間にｐ^＋型のエミッタ領域７０ａが形成されており、ｐ^＋型のエミッタ領域７０ａがｎ^＋型のエミッタ領域６０ａとｐ⁻型のボディ領域５０ａを分離している。同様に、ｎ^＋型のエミッタ領域６０ｅとｐ⁻型のボディ領域５０ｅの間にｐ^＋型のエミッタ領域７０ｅが形成されており、ｐ^＋型のエミッタ領域７０ｅがｎ^＋型のエミッタ領域６０ｅとｐ⁻型のボディ領域５０ｅを分離している。
一方、図８に示す電子流出部分では、ｐ^＋型のエミッタ領域７０ａ，７０ｅは設けられていない。
そして、ｎ^＋型のエミッタ領域６０ａの表面からｎ^＋型のエミッタ領域６０ｅの表面まで、プレーナゲート電極１４ａが形成されている。
なお、半導体装置１０ａの製造方法については、一般的な方法であるので、説明を省略する。

このように構成された半導体装置１０ａの、ｎ^＋型のエミッタ領域６０ａとｐ^＋型のエミッタ領域７０ａにはエミッタ電極が接続され、ｐ^＋型のコレクタ領域４０ａにはコレクタ電極が接続される。そして、エミッタ電極を接地し、コレクタ電極に正電圧を印加した状態で、プレーナゲート電極１４ａに印加する電圧を制御する。
プレーナゲート電極１４ａにオン電圧を印加すると、図８に示すようにｐ^＋型のエミッタ領域７０ａ，７０ｅが形成されていない断面を有する部分では、プレーナゲート電極１４ａ下にチャネル領域が形成され、ｎ^＋型のエミッタ領域６０ａから流出した電子が、形成されたチャネル領域を介してドリフト領域２０ａに向けて移動する。同様に、ｎ^＋型のエミッタ領域６０ｅから流出した電子が、形成されたチャネル領域を介してドリフト領域２０ａに向けて移動する。
一方、図７に示すようにｐ^＋型のエミッタ領域７０ａ，７０ｅが形成されている断面を有する部分では、プレーナゲート電極１４ａ下に形成されたチャネル領域に、ｎ^＋型のエミッタ領域６０ａ，６０ｅから電子が流出しない。
また、ｐ^＋型のコレクタ領域４０ａからは、ドリフト領域２０に向けて正孔が移動する。したがって、ドリフト領域２０ａには電子と正孔が注入され、伝導度変調現象が生じ、一部の電子と正孔は結合する。また一部の正孔は、ｐ^＋型のエミッタ領域７０ａ，７０ｅからエミッタ電極に移動する。こうして、半導体装置１０ａはオン状態となる。

本実施例の半導体装置１０ａを用いれば、ｐ^＋型のエミッタ領域７０ａ，７０ｅによって、ｎ^＋型のエミッタ領域６０ａ，６０ｅの一部がボディ領域５０ａ，５０ｅから断続的に分離される。そして、ｐ^＋型のエミッタ領域７０ａ，７０ｅが形成されている断面を有する部分では、当該半導体装置１０ａがオン状態の際に、プレーナゲート電極１４ａの下に形成されるチャネル領域に、ｎ^＋型のエミッタ領域６０ａ，６０ｅから電子が流出しない。これにより、半導体装置１０ａがオン状態の際に流出する電子が減少し、半導体装置１０ａの飽和電流が減少する。したがって、負荷が短絡する事態となっても半導体装置１０ａに流れる電流の量が制限され、負荷短絡耐量が増加する。
また、本実施例の半導体装置１０ａでは、断面視したときに、ｐ^＋型のエミッタ領域７０ａ，７０ｅが、ｎ^＋型のエミッタ領域６０ａ，６０ｅとｐ型のボディ領域５０ａ，５０ｅを完全に分離すればよい。すなわち、ｐ^＋型のエミッタ領域７０ａ，７０ｅがｎ^＋型のエミッタ領域６０ａ，６０ｅの境界面６１ａ，６１ｅを全て覆うように形成されていればよい。従来の技術では、ｐ^＋型のエミッタ領域７０ａ，７０ｅがｎ^＋型のエミッタ領域６０の屈曲部６２ａ，６２ｅを其々覆うと同時に、ｎ^＋型のエミッタ領域６０ａ，６０ｅとｐ^＋型のエミッタ領域７０ａ，７０ｅの境界面６１ａ，６１ｅを全ては覆さないようにする必要があり、ｐ^＋型のエミッタ領域７０ａ，７０ｅとｎ^＋型のエミッタ領域６０ａ，６０ｅの相対的位置関係を精密に管理する必要があった。本実施の形態の形態の半導体装置１０ａでは、ｐ^＋型のエミッタ領域７０ａ，７０ｅでｎ^＋型のエミッタ領域６０ａ，６０ｅの境界面６１ａ，６１ｅを全て覆ってしまえばよい。したがって、ｎ^＋型のエミッタ領域６０ａ，６０ｅとｐ^＋型のエミッタ領域７０ａ，７０ｅを形成する際の相対的な位置合わせが容易である。そして、ｎ^＋型のエミッタ領域６０ａ，６０ｅとｐ^＋型のエミッタ領域７０ａ，７０ｅの相対的な位置にばらつきが生じても、半導体装置１０ａの特性にはあまり影響しない。これにより、性能の安定した半導体装置１０ａを量産しやすい。

第２実施例の半導体装置１０ａでは、図７に示す範囲では、ｐ^＋型のエミッタ領域７０ａ，７０ｅにより、ｎ^＋型のエミッタ領域６０ａ，６０ｅとボディ領域５０ａ，５０ｅとの境界面６１ａ，６１ｅが全て覆われる場合について説明したが、各ｐ^＋型のエミッタ領域７０ａ，７０ｅは、図９に示すように、絶縁プレーナゲート１４ａ下において、各ｎ^＋型のエミッタ領域６０ａ，６０ｅとドリフト領域２０ａを隔絶するように形成されていてもよい。これによれば、ｐ^＋型のエミッタ領域７０ａ，７０ｅを形成する際に、ｐ^＋型の不純物をドープする時間が短くてよい。あるいは、ｐ^＋型の不純物をドープする量が少なくてよい。
また、第１及び第２実施例では、本発明の半導体装置がＩＧＢＴである場合について説明したが、本発明の半導体装置は、図１０、図１１に示すようなパワーＭＯＳＦＥＴであってもよい。図１０には、トレンチゲート電極１４ｂを有する半導体装置１０ｂの電流の非導通範囲（電子の非流出部分）を示す。半導体装置１０ｂの電流の非導通範囲には、ボディ領域５０ｂ（第２半導体領域）とドリフト領域２０ｂ（第３半導体領域）との間にｐ^＋型半導体領域７０ｂが設けられている。図１１には、プレーナゲート電極１４ｃを有する半導体装置１０ｃの電流の非導通範囲（電子の非流出部分）を示す。半導体装置１０ｃの電流の非導通範囲には、ボディ領域５０ｃ（第２半導体領域）とドリフト領域２０ｃ（第３半導体領域）との間にｐ^＋型半導体領域７０ｃが設けられている。このような構成の半導体装置１０ｂ，１０ｃでは、ｐ^＋型半導体領域７０ｂ，７０ｃが、ボディ領域５０ｂ，５０ｃとドリフト領域２０ｂ，２０ｃを断続的に分離していればよく、微妙な位置関係が要求されない。すなわち、半導体装置１０ｂ，１０ｃでは、ｐ^＋型半導体領域７０ｂ，７０ｃを形成する位置のズレに対して半導体装置１０ｂ，１０ｃの特性が敏感に変化しない。これにより、性能の安定した半導体装置を量産しやすい。
また、本発明の半導体装置は、図１２に示すように、ゲート電極Ｇ及びソース電極Ｓ及びドレイン電極Ｄが半導体装置１０ｄの表面に形成されており、電流を素子について水平方向に流すＭＯＳＦＥＴであってもよい。図１２に示す半導体装置１０ｄの電流の非導通範囲（電子の非流出部分）には、ゲート絶縁層下であって、チャネル領域が形成されるボディ領域５０ｄ（第２半導体領域）に、ソース領域６０ｄ（第１半導体領域）に接してｐ^＋型半導体領域７０ｄ（第４半導体領域）が設けられている。ｐ^＋型半導体領域７０ｄは、ドレイン領域６１ｄに接して設けられていてもよい。このような構成の半導体装置１０ｄでは、ｐ^＋型半導体領域７０ｄが、ソース領域６０ｄあるいはドレイン領域６１ｄとボディ領域５０ｄを断続的に分離していればよく、微妙な位置関係が要求されない。すなわち、半導体装置１０ｄでは、ｐ^＋型半導体領域７０ｄを形成する位置のズレに対して半導体装置１０ｄの特性が敏感に変化しない。これにより、性能の安定した半導体装置を量産しやすい。

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

第１実施例の半導体装置１０の要部の斜視図を示す。 半導体装置１０の電子流出部分の断面図を示す。 半導体装置１０の製造過程において、トレンチゲート電極１４が形成された状態を示す。 トレンチゲート電極１４に沿ってｎ^＋型のエミッタ領域６０が形成された状態を示す。 ｐ^＋型のエミッタ領域７０が形成された状態を示す。 第１実施例の半導体装置１０の製造する過程で、ｎ^＋型のエミッタ領域６０とｐ^＋型のエミッタ領域７０の相対的位置関係の精度が緩和される様子を示す図である。 第２実施例の半導体装置１０ａについて、電子非流出部分の断面図を示す。 半導体装置１０ａの電子流出部分の断面図を示す。 半導体装置１０ａの電子非流出部分の変更例を示す。 半導体装置１０ｂの電子非流出部分の断面図を示す。 半導体装置１０ｃの電子非流出部分の断面図を示す。 半導体装置１０ｄの電子非流出部分の断面図を示す。 従来技術を示す半導体装置１００の要部斜視図である。 従来の半導体装置１００の製造過程で、ｎ^＋型のエミッタ領域１６０とｐ^＋型のエミッタ領域１７０の相対的位置関係に、厳密な精度が要求されることを説明する図である。

符号の説明

１０，１０ａ 半導体装置
１１ トレンチ
１２ 絶縁層
１３ 電極
１４ トレンチゲート電極
１４ａ プレーナゲート電極
２０，２０ａ ｎ⁻型のドリフト領域
３０，３０ａ ｎ^＋型のバッファ領域
４０，４０ａ ｐ^＋型のコレクタ領域
５０，５０ａ，５０ｅ ｐ⁻型のボディ領域
６０，６０ａ，６０ｅ ｎ^＋型のエミッタ領域
６１，６１ａ，６１ｅ 境界面
６２，６２ａ，６２ｅ 屈曲部
７０，７０ａ，７０ｅ ｐ^＋型のエミッタ領域
Ｍ１，Ｍ２ マスク

Claims (4)

1. 第１導電型不純物を高濃度に含むとともに、表面の所定方向に伸びている第１半導体領域と、
   第２導電型不純物を低濃度に含むとともに、第１半導体領域を取囲んでいる第２半導体領域と、
   第１導電型不純物を含むとともに、その上部に第２半導体領域が設けられており、第２半導体領域によって第１半導体領域から分離されている第３半導体領域と、
   第２導電型不純物を高濃度に含み、前記所定方向において断続的に、第１半導体領域と第２半導体領域の間、及び／又は、第２半導体領域と第３半導体領域の間に存在することによって、第１半導体領域と第３半導体領域の間を断続的に分離している第４半導体領域と、
   第１半導体領域と第３半導体領域を分離している位置において第２半導体領域に絶縁層を介して対向しているとともに、前記所定方向に伸びているゲート電極と、
   を備えている半導体装置。
2. ゲート電極は、第１半導体領域から第２半導体領域を貫通して第３半導体領域に達するトレンチゲート電極であり、
   トレンチゲート電極に沿って第４半導体領域が存在しない位置では、表面側から順に第１半導体領域と第２半導体領域と第３半導体領域が積層された積層構造が存在し、
   トレンチゲート電極に沿って第４半導体領域が存在する位置では、表面側から順に第１半導体領域と第４半導体領域と第２半導体領域と第３半導体領域が積層された積層構造が存在していることを特徴とする請求項１の半導体装置。
3. ゲート電極は、第１半導体領域と第２半導体領域と第３半導体領域の表面に対向するプレーナゲート電極であり、
   プレーナゲート電極に沿って第４半導体領域が存在しない位置では、第１半導体領域と第２半導体領域と第３半導体領域が順に配置されており、
   プレーナゲート電極に沿って第４半導体領域が存在する位置では、第１半導体領域と第４半導体領域と第２半導体領域と第３半導体領域が順に配置されていることを特徴とする請求項１の半導体装置。
4. 第２導電型不純物を高濃度に含む第５半導体領域が裏面に設けられていることを特徴とする請求項１〜３のいずれかの半導体装置。

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