JP4090516B2 - 絶縁ゲート型バイポーラ半導体装置 - Google Patents

Description

技術分野
この発明は、電力用絶縁ゲート型バイポーラ半導体装置（以下「ＩＧＢＴ」という。）に関するものである。
背景技術
電力用半導体装置は、一般に、通電時の電力損失およびスイッチング時に発生する過渡損失の低減が要求される。また、電力用半導体装置が使用されている電気回路において、負荷短絡のような突発的な現象（事故）が発生した場合に、電力用半導体装置を安全に保護しなければならず、電力用半導体装置の安全動作領域が広いことも、電力用半導体装置に要求される重要な性能のひとつである。
負荷短絡とは、モーターなどの負荷が何らかの要因で短絡することを意味する。負荷短絡が発生すると、電力用半導体装置に流れる電流を制限する負荷が殆どない状態となるので、電源電圧が電力用半導体装置に直接印加され、電力用半導体装置に流れる電流は、その電力用半導体装置の通電能力の限界値（数百から数千A/ｃｍ²）までの巨大な値となる。そのため、負荷短絡時の電力は、システム全体の損傷や爆発につながる非常に危険な状態を生じさせる。
このような負荷短絡の問題を解決するためには、負荷短絡に強い、換言すれば、短絡安全動作領域（Short-Circuit Safe Operation Area;以下「ＳＣＳＯＡ」という。）の広い電力用半導体装置を得ることが重要な課題である。
また、ＳＣＳＯＡを広くすることと、電力用半導体装置の他の特性であるオン電圧（順方向電圧降下）やスイッチング特性の改善とは、トレードオフの関係にあるので、それらの特性を損なわずに、ＳＣＳＯＡを改善することも、電力用半導体装置にとって重要な課題である。
たとえば、日本国特許出願公開公報特開平７-２３５６７２号に開示されているように、トレンチＭＯＳゲートＩＧＢＴの場合、ｎ型エミッタ平面パターンを梯子型にすると、オン電圧とターンオフ損失や最大可制御電流とＳＣＳＯＡとのトレードオフを改善するのに有効であることが知られている。また、このｎ型エミッタの梯子パターンの寸法や形状を工夫することにより、ＩＧＢＴの短絡耐量が改善されることも報告されている。ここにいう短絡耐量とは、通電状態において負荷短絡が発生した場合、電力用半導体装置内部に発生する熱により電力用半導体装置が熱破壊に至るまでの時間（time endurance under short circuit condition；以下「ｔｓｃ」という。）の長さである。この短絡耐量が大きい、即ち短絡に耐えられる時間（ｔｓｃ）が長いと、負荷短絡が発生しても、電力用半導体装置に接続した外部保護回路によりゲート制御信号をオフするまでの時間持ちこたえられるので、ゲート遮断信号により安全に回路が閉じられる。
しかしながら、上記の日本国特許出願公開公報に開示されている梯子型ｎ型エミッタパターンの改善方法では、短絡耐量を充分に向上させるものではない。
発明の開示
本発明は、絶縁ゲート型バイポーラ半導体装置において、エミッタ不純物領域の内部であって、エミッタ電極と制御用導電体の極近傍との間に生じる電気抵抗が、上記エミッタ電極に直に接する上記エミッタ不純物領域の距離に無関係に所定の値となるようにしたものでる。
また、本発明は、絶縁ゲート型バイポーラ半導体装置において、上記エミッタ不純物領域の内部抵抗の低い部分の抵抗率を大きくする領域を形成するようにしたものである。
【図面の簡単な説明】
第１図は、本発明の実施の形態１の平面図、
第２図は、第１図のIII−III線断面図で、第１図のII−II線断面図部分への接続を示す概念図、
第３図は、第１図のIII-III線断面図、
第４図（ａ）は、回路試験を行う場合の波形図、第４（ｂ）図は、短絡耐量を示す図、
第５図は、本発明の実施の形態２の平面図、
第６図は、第５図のVI-VI線断面図
第７図は、第５図VII-VII線断面図
第８図は、本発明の変形例を示す平面図、
第９図は、本発明の他の変形例を示す平面図、
第１０図は、第９図のX−X線断面図、
第１１図は、本発明のさらに他の変形例を示す平面図、
第１２図は、第１１図のXII-XII線断面図、
第１３図は、第１１図のXIII-XIII線断面図、
第１４図は、本発明のさらに他の変形例を示す平面図、
第１５図は、第１４図のXV-XV線断面図、
第１６図は、本発明のさらに他の変形例を示す平面図、
第１７図は、本発明の実施の形態４を示す平面図、
第１８図は、第１７図のXVIII-XVIII線断面図、
第１９図は、本発明の実施の形態５を示す平面図、
第２０図は、第１９図のXX-XX線断面図、
第２１図は、第１９図のXXI-XXI線断面図、
第２２図は、本発明の実施の形態６を示す平面図である。
発明を実施する最良の形態
本発明をより詳細に説明するために、添付図面を参照しながら、いくつかの実施の形態およびその変形例について説明する。
実施の形態１．
第１図は、この発明の実施の形態１を示す平面図、第２図は、第１図のIII−III線断面図でII−II線断面図部分への接続状態を示す概念図、第３図は、同じく第１図のIII-III線断面図である。これらの図において、１はｎ^-型半導体層、２はｎ⁺型バッファ層、３はｐ⁺型コレクタ領域、４はｐ型ベース領域、５は梯子型に形成されたｎ⁺型エミッタ領域、６はｐ⁺型コンタクト領域である。これらの各半導体層及び半導体領域で半導体基板１００を構成している。
半導体基板１００の上面側からｎ^-型半導体層１の一部に達するトレンチ７が形成され、このトレンチ７には、ゲート絶縁膜８及びゲート導電体９が設けられている。半導体基板１００の下部にはコレクタ電極１０が設けられ、上部にはエミッタ電極１１が設けられている。また、半導体基板１００の上部は、コンタクトホール領域Ａを除いて、絶縁層１３で覆われている。但し、順方向阻止耐圧を確保するための終端構造部分は除く。
第１図は、ｎ⁺型エミッタ領域５の上面図を示しており、ｎ⁺型エミッタ領域５は梯子形のパターンを有するように形成されている。図中、Ｒｂｘ、Ｒｂｙはｎ⁺型エミッタ領域の梯子形パターンの中に発生している内部抵抗を成分分解して示している。第２図には、この内部抵抗の電気回路的な役割を模式的に示している。巨視的なｎエミッタバラスト抵抗（Ｒｂ）の機能は、短絡電流のＩｃｐやＩｃｓａｔを抑制する作用をする。また、第３図は、このｎエミッタバラスト抵抗（Ｒｂ）が内部に取り込まれたものであることを模式的に示している。
短絡電流の飽和値（Ｉｃｓａｔ）を小さく抑えるために、点Ｃ-Ｄ間のエミッタバラスト抵抗Ｒｂｙを極小さくし、点Ｄ−Ｅ間のエミッタバラスト抵抗Ｒｂｘが十分大きな値になるように構成されている。即ち、Ｒｂｙ≪Ｒｂｘとなっている。
Ｒｂｙ≪Ｒｂｘとするための第１の手段としては、ｎ⁺型エミッタ領域５のｎ型不純物濃度が一様な場合には、Ｃ-Ｄ間距離ＬCDがＤ−Ｅ間距離ＬDEより充分小さくすること、すなわち、ＬCD≪ＬDEとすることである。
第２の手段としては、ＬCDとＬDEとが殆んど等しい場合、Ｃ−Ｄ間の不純物濃度ＣCDをＤ−Ｅ間の不純物濃度ＣDEより高くすることにより、Ｃ−Ｄ間の抵抗率ρCDをＤ−Ｅ間の抵抗率ρDEより十分に低くすることである。すなわち、ＣDE≪ＣCDとすることにより、ρCD≪ρDEとすることができる。
具体的には、数ＫＶ級の高耐圧トレンチＩＧＢＴの場合、数十Ａ〜数百Ａの素子全体に付加されるべき全エミッタバラスト抵抗Ｒｂは、０．００５〜０．０１Ωであれば良いことがシミュレーション実験からわかっている。この場合のオン電圧上昇分（△Ｖon）は、全エミッタバラスト抵抗Ｒｂと定格電流値（Ｉc rat）との積であるので、Ｒbが０．００５Ω、Ｉc ratが１００Ａの場合には、オン電圧上昇分は、次式で表わされる。
△Ｖon＝Ｒb×Ｉc rat＝０．００５（Ω）×１００（Ａ）＝０．５（Ｖ）
第４図（ａ）は、ＩＧＢＴ素子の回路試験を行う場合のコレクタ電流（Ｉｃ）、コレクタ電圧（Ｖｃ）、ゲート入力電圧（Ｖｇ）の波形を示す図である。また、第４図（ｂ）は、ＩＧＢＴのＳＣＳＯＡを示す図である。第４図（ｂ）中ａは従来例、ｂは本発明の場合を示している。
上記のように、オン電圧（Ｖon）は、付加されたエミッタバラスト抵抗値によって上昇するが、第４図（ｂ）示したように、元来、オン電圧（Ｖon）と短絡耐量はオン電圧低い（良い）とｔｓｃが短い（悪い）というトレードオフ関係にあるが、ＩＧＢＴ素子のオン電圧（Ｖon）を、使用する電気回路システムの許容範囲内におさめることは可能である。また、高耐圧素子に要求されるオン電圧（Ｖon）値が、中・低耐圧の素子の場合に比べて数Ｖ程度と比較的高いので、オン電圧上昇分の許容範囲が広く、本発明の方法は有効である。すなわち、従来技術では、第４図（ｂ）のａに示したように、短絡耐量に相当するｔｓｃを長くすると、オン電圧上昇分は非常に大きいが、本発明によれば、第４図（ｂ）のｂに示すようにｔｓｃの改善に対するオン電圧上昇分は小さく抑えることができる。
実施の形態２．
第５図は、この発明の実施の形態２を示す平面図、第６図は、第５図のVI-VI線断面図、第７図は、第５図のVII-VII線断面図である。
この実施の形態２は、第５図および第６図に示すように、ｎ⁺型エミッタ領域５の中にＰ⁺拡散領域１４を設けた点が、第１図ないし第３図に示した実施の形態１と異なっている。その他の構成は実施の形態１と同様である。
実施の形態２において、ｎエミッタ梯子形パターンの中に発生している内部抵抗を成分（Ｒby1＋Ｒb2＋Ｒbx1）に分解して示すと第５図のようになる。
通常のトレンチゲート型ＩＧＢＴにおいては、１本のトレンチの長さは数百μmから数mm程度の長さであり、第１図に示したように、そのトレンチの長手方向に沿うかたちでｎ⁺型エミッタ領域５が形成され、さらにその並走する二本のｎエミッタ領域を梯子の桟の様なパターンで、ほぼ等間隔で橋渡し部分を形成し、その橋渡し部分すなわち梯子の桟の部分からエミッタ電極１１への電気的接続をとるように構成している。ｎ⁺型エミッタ領域５の桟と桟の間の部分は、pベース領域４をエミッタ電極１１への電気的接続をとる部分となり、通常はｐベース領域４と同じ導電型でより高濃度のp⁺コンタクト領域６を形成する。ｎエミッタ梯子型パターンの桟の間隔や桟の幅は、素子に要求されるオン電圧、ターンオフ損失及びターンオフ能力などによって、かなりの幅を持たせて変化させるが、概ね１０μm以下である。また、トレンチ間隔も数μm程度である。従って、このように微細化の進んだ表面パターンにおいては、実施の形態１に示したように、n⁺型エミッタ領域５のパターン寸法や濃度の調節だけでは、所望のｎエミッタバラスト抵抗を得るのが難かしかったが、この実施の形態２によれば、非常に微細化が進んだ素子構造に有効である。
この実施の形態２においては、点Ｃ−Ｄ間の抵抗（Ｒby1）がトレンチ長手方向の素子動作の不均一性を抑制するためには、できるだけ小さいことが望ましいこと、点Ｅ−Ｆ間距離が１μm以下と非常に小さくて抵抗（Ｒbx1）が事実上調整不可能であること、及び点Ｄ−Ｆ間の抵抗（Ｒb2）により、事実上のｎエミッタバラスト抵抗値が決定されることに鑑みて、第５図に示したｐ⁺拡散領域１４を形成することにより、このｐ⁺拡散領域１４直下にあるｎエミッタ領域の高濃度ｎ型不純物領域を不活性化し、残った低不純物のｎエミッタ領域にｎエミッタバラスト抵抗（Ｒb2）を生じさせている。第６図には、便宜上ｎエミッタバラスト抵抗（Ｒb2）を斜め方向に示しているが、ｎエミッタバラスト抵抗（Ｒb2）は、第５図に示すように、点Ｄ−Ｆ間の直下で発生しているので、正確には、第６図の紙面に垂直な方向に生じている抵抗領域である。
実施の形態３．
上述の実施の形態２においては、ｎエミッタ領域の一部にｐ型拡散領域１４を設けるものを示したが、実施の形態３は、このｐ型拡散領域１４の代りに、電気的に中性な領域、又はシリコン酸化膜やシリコン窒化膜などの絶縁体もしくはその中間的な性質を持つ半絶縁体を設けたものである。この実施の形態３も、実施の形態２と同様の作用効果を有する。
電気的に中性な領域を形成する方法としては、ｎ⁺エミッタ領域５の一部に選択的に反対導電型であるｐ型不純物例えば硼素などをイオン注入することにより形成する方法がある。ちすなわち、ｎエミッタ領域を形成するｎ型不純物（リン、ひ素、アンチモンなど）の濃度と相殺（コンペンセート）するように、ｐ型不純物をイオン注入することにより、非常に抵抗率の高い中性領域を形成することができる。
電気的に中性な領域を形成する第２の方法としては、中性元素を注入する方法がある。ｎ⁺エミッタ領域５の一部に、シリコン、アルゴン、ゲルマニウムなどの電気的に中性の元素を注入することにより、ｎエミッタの一部分を非晶質化又は多結晶化したり、また、結晶欠陥を多く形成することにより、ｎ⁺エミッタ領域５の一部を、ｎエミッタの本来の導電型であるｎ型である性質を変えずに抵抗率を上げることができる。
また、ｎ⁺型エミッタ領域５の一部に酸素、窒素などの電気的に中性の元素をイオン注入し、基板のシリコン元素と化合させてｎ⁺型エミッタ領域５の一部を絶縁膜に変化させて抵抗率を上げることもできる。
次に、ｎ⁺型エミッタ領域５の一部を選択酸化する方法について説明する。この方法は、ＬＳＩの標準的なウエハプロセスとして知られるＬＯＣＯＳ（Local Oxidation of Silicon）法を用いるものである。ｎ⁺型エミッタ領域５の一部を熱酸化されにくい窒化膜などで覆い、ｎ⁺型エミッタ領域５の所望の領域だけ酸化することにより、ｎ型エミッタ領域５の一部を絶縁体であるあシリコン酸化膜に変質させることにより、残った低不純物のｎ型エミッタ領域に有効なｎエミッタバラスト抵抗を生じさせることができる。
次に、エッチング法を利用する場合について説明する。この方法は、高不純物濃度で低抵抗率であるｎ型エミッタ領域５の一部をエッチングにより除去することにより、結果的に、残存部分のｎ型エミッタ領域の抵抗を上げるものである。エッチング方法としては、微細パターンの寸法精度を考慮するとドライエッチングが最適であるが、寸法的に余裕がある場合には、製造コストを考慮して、ウエットエッチング法を用いることもできる。
変形例
以上述べた実施の形態２および実施の形態３の変形例を第８図ないし第１６図に示す。これらは、全体のパターンサイズやｎ型エミッタバラスト抵抗（Ｒb2）の大きさなどを考慮してｎ⁺型エミッタ拡散領域５とp⁺拡散領域１４又は中性化あるいは不活性化領域のパターンを変形した実施例を示すものである。
第８図に示すものは、ｐ⁺拡散領域１５の巾を、先に第５図に示したｐ⁺拡散領域１４の巾よりも大きくしたものである。
第９図に示すものは、ｐ⁺拡散領域１５の巾をさらに広くしたものであり、第９図のX-X線断面図を第１０図に示す。
第１１図に示すものは、ｐ⁺拡散領域１６を、トレンチに沿って延在させたものであり、第１１図のXII-XII線断面図を第１２図に、第１１図のXIII-XIII線断面図を第１３図に示す。
また第１１図〜第１８図の例において、ｎ⁺型エミッタ領域２のトレンチゲートと対向する部分の濃度を十分に低くすることにより、素子のオフ動作時にゲートに印加した負バイアスによりｐ反転チャネルが形成できるように構成することもできる。この場合、前述のＩｃ ｓａｔを小さくする効果は殆どないが、最大可制御電流が向上するので、ゲート負バイアスでｐ反転チャネルが形成できない場合に比べてより大きなＩｃ ｓａｔを遮断できるという意味でＳＣＳＯＡが向上する。同時に通常のターンオフ動作におけるターンオフ時間やターンオフ損失が低減できるので総合的な特性が向上する。
第１４図に示すものは、ｐ⁺拡散領域１６を、トレンチに沿って延在させるが、ｎ⁺型エミッタ領域５もトレンチ７に沿う部分を残すように梯子形に構成したものである。第１４図のXV-XV線断面図を第１５図に示す。
第１６図に示すものは、ｐ⁺拡散領域１６をトレンチ７に沿って延在させると共に、その巾を第１１図に示したものよりも大きくしたものである。
実施の形態４
この発明をＴ型トレンチゲートＩＧＢＴに適用した例を第１７図及び第１８図に示す。
第１７図は平面図、第１８図は第１７図のXVIII-XVIII線断面図である。
この実施の形態４においては、ｎ⁺型エミッタ領域５のトレンチゲートと対向する部分の濃度を十分低く設定し、素子のオフ動作時に印加したゲート負バイアスによりｐ反転するチャネルが形成できるように構成されている。また、ｎ⁺型エミッタ領域５が表面に露出している部分にまでゲートを延在させているので、オフ状態でのｐ反転チャネルによるｐベース領域５のｎエミッタ電極への接続をより強固にすることができる。この実施形態も、先の第１１図〜第１３図の例と同様にＳＣＳＯＡ向上とターンオフ損失向上の効果がある。
実施の形態５
上記の実施の形態においては、縦型のＩＧＢＴに本発明を実施した場合について説明したが、本発明は、横型のＩＧＢＴにも適用することができる。
第１９図ないし第２１図は、横型ＩＧＢＴの実施の形態を示す図であり、第１９図は平面図、第２０図は第１９図のXX-XX線断面図、第２１図は第１９図のXXI-XXI線断面図である。第１９図ないし第２１図において、１７はコレクタ電極、１８はp⁺コレクタ領域、１９はｎ⁺バッファ領域、２０はフィールド酸化膜である。これらのコレクタ電極１７、p⁺コレクタ領域１８およびｎ⁺バッファ領域１９は、基板１００のｎ⁺エミッタ領域５と同じ主面側に形成されている。
実施の形態６
第２２図は、横型ＩＧＢＴの他の実施の形態を示す平面図である。この実施の形態においても、コレクタ電極（図示せず）、p⁺コレクタ領域１８およびｎ⁺バッファ領域１９は、基板１００のｎ⁺型エミッタ領域５と同じ主面側に形成されている。また、ｐ⁺拡散領域１６は、第１４図に示したものと同様にトレンチ７に沿うように形成されている。
以上の実施の形態の説明では、シリコン基板を用いてＩＧＢＴを構成した場合を示したが、この発明は、シリコンに限定するものではなく、ＳｉＣやＧａＡｓなどの化合物半導体でも同様に実施できる。また、上記の実施の形態で説明した各領域のｐとｎとを逆にしても同様に実施できる。
産業上の利用可能性
以上のように、この発明は、電力用半導体装置に利用することができる。

Claims (3)

1. 真性もしくは第１導電型の半導体基板、上記半導体基板の第１の主面の一部に形成された第１導電型の不純物領域、上記半導体基板の第１もしくは第２の主面のいずれかに形成された第２導電型の第１の不純物領域、上記第１導電型の不純物領域を取り囲むように形成された第２導電型の第２の不純物領域、上記第２導電型の第２の不純物領域の一部に絶縁膜を介して形成された制御用導電性体、上記第１導電型の不純物領域と上記第２導電型の第２の不純物領域の両方に接するように設けられた第１の主電極、上記第２導電型の第１の不純物領域に設けられた第２の主電極、上記制御用導電性体に接続された制御電極を備えた絶縁ゲート型バイポーラ半導体装置において、
   上記第１導電型の不純物領域の表面近傍の一部に、上記不純物領域の抵抗率を大きくする領域が形成されており、
   前記第１導電型の不純物領域の表面近傍の一部に抵抗率を大きくする領域を形成する手段は、上記第１導電型の不純物領域の表面近傍に第２導電型の第３の不純物領域を形成するものである絶縁ゲート型バイポーラ半導体装置。
2. 電流の遮断時に制御電極に印加する逆電位により、制御用導電性体と対向する部分の第１導電型の不純物領域を第２導電型に反転し、該反転領域により、第２導電型の第２の不純物領域と電気的に接続可能な第２導電型の第３の不純物領域を設け、かつ、上記第１導電型の不純物領域の一部の不純物濃度を低くしたことを特徴とする請求項１記載の絶縁ゲート型バイポーラ半導体装置。
3. 第２導電型の第３の不純物領域は、第１の主電極に直接電気的に接続されている第２導電型の第２の不純物領域とは分離して形成されており、電流の遮断時に制御電極に印加する逆電位により、第１導電型の不純物領域を第２導電型に反転し、該反転領域により、上記第２導電型の第２の不純物領域と第２導電型の第３の不純物領域とを電気的に接続することを特徴とする請求項２記載の絶縁ゲート型バイポーラ半導体装置。

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