JPH0411780A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
- Publication number
- JPH0411780A JPH0411780A JP2115578A JP11557890A JPH0411780A JP H0411780 A JPH0411780 A JP H0411780A JP 2115578 A JP2115578 A JP 2115578A JP 11557890 A JP11557890 A JP 11557890A JP H0411780 A JPH0411780 A JP H0411780A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- source
- type
- source layer
- contact portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 239000000969 carrier Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract 1
- 229910052796 boron Inorganic materials 0.000 abstract 1
- -1 phosphorus ions Chemical class 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 106
- 238000000034 method Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電力用スイッチング素子として用いられる絶縁
ゲート型バイポーラトランジスタに関するものである。
ゲート型バイポーラトランジスタに関するものである。
近年、電力用スイッチング素子として、絶縁ゲート型バ
イポーラトランジスタが報告されている。
イポーラトランジスタが報告されている。
この素子はパワーＭＯ３ＦＥＴと類似の構造を成してい
るが、ドレイン領域にソース層とは逆の導電型である半
導体層を設けることにより、高抵抗層のトレイン層に導
電率変調をおこさせてオン抵抗を下げ、パワーＭＯＳＦ
ＥＴでは不可能であった高耐圧と低オン抵抗の両立を可
能にしている。
るが、ドレイン領域にソース層とは逆の導電型である半
導体層を設けることにより、高抵抗層のトレイン層に導
電率変調をおこさせてオン抵抗を下げ、パワーＭＯＳＦ
ＥＴでは不可能であった高耐圧と低オン抵抗の両立を可
能にしている。
第８図は、絶縁ゲート型バイポーラトランジスタの模型
的な要部縦断面図を示したものであり、主要な構成部は
ｐ゛型ドレイン層１．ｎ−型ドレイン層２．ゲート酸化
膜３．ゲート電極４．Ｐ型ベース層５．ｎ゛型ソース層
６．チャネル７、層間絶縁膜１０．ソース電極１４．ド
レイン電極１５かるなっている。記号Ｓはソース、Ｇは
ゲート。
的な要部縦断面図を示したものであり、主要な構成部は
ｐ゛型ドレイン層１．ｎ−型ドレイン層２．ゲート酸化
膜３．ゲート電極４．Ｐ型ベース層５．ｎ゛型ソース層
６．チャネル７、層間絶縁膜１０．ソース電極１４．ド
レイン電極１５かるなっている。記号Ｓはソース、Ｇは
ゲート。
Ｄはドレインを表す。
ソース電極１４に対し、ケート電極４に一定のしきい値
電圧以上の電圧を印加すると、ゲート電極４下のｐ型ベ
ース層５の表面が反転して電子のチャネル７を形成し、
このチャネル７を通って、ｎ゛型ソース層６からｎ−型
ベース層２に電子が流入する。流入した電子はｎ−型ド
レイン層２の電位を下げ、ドレイン側のｐ″ｎ−接合を
順バイアスする。この結果、ｐ゛型ドレイン層１がらｎ
−型ドレイン層２に正孔が流入する。この正孔の注入に
よって、ｎ−型ベース層２は導電率変調を受け、抵抗値
が大幅に下がり、大電流を流すことが可能となる。
電圧以上の電圧を印加すると、ゲート電極４下のｐ型ベ
ース層５の表面が反転して電子のチャネル７を形成し、
このチャネル７を通って、ｎ゛型ソース層６からｎ−型
ベース層２に電子が流入する。流入した電子はｎ−型ド
レイン層２の電位を下げ、ドレイン側のｐ″ｎ−接合を
順バイアスする。この結果、ｐ゛型ドレイン層１がらｎ
−型ドレイン層２に正孔が流入する。この正孔の注入に
よって、ｎ−型ベース層２は導電率変調を受け、抵抗値
が大幅に下がり、大電流を流すことが可能となる。
第９図は、第８図の構造図に対応する電気的な等価回路
図を示したものであり、ソース抵抗Ｒ１゜ベース抵抗Ｒ
２，ｐｎｐ）ランジスタＱ＋、ｎｐｎトランジスタＱ２
．ＭＯ３ＦＥＴＱ３からなっている。ｐｎｐトランジス
タＱ１は第８図のｐ型ベース層５．ｎ−型ドレイン層２
．ｐ゛型ドレイン層１により形成され、ｎｐｎ ）ラン
ジスタＱ２は第８図のｎ゛型ソース層６．Ｐ型ベース層
５． ｎ型ドレイン層２により形成される。ソース抵
抗Ｒ１゜ベース抵抗Ｒ２は各々ｎ゛型ソース層６．Ｐ型
ベース層５の抵抗である。前述の素子動作を第９図によ
り説明すると、ゲート電極４にしきい値電圧以上の電圧
を印加してＭＯ３ＦＥＴＱ３がオン状態となると、矢印
２０で示す経路に沿って電子電ｉ１ｅが流れ、ｐｎｐ
）ランジスタＱ、がオン状態となり、ｐｎｐ ）ランジ
スタＱ、のコレクタ電流に相当する正孔電流！ｈが矢印
２５で示す経路に沿って流れるものである。
図を示したものであり、ソース抵抗Ｒ１゜ベース抵抗Ｒ
２，ｐｎｐ）ランジスタＱ＋、ｎｐｎトランジスタＱ２
．ＭＯ３ＦＥＴＱ３からなっている。ｐｎｐトランジス
タＱ１は第８図のｐ型ベース層５．ｎ−型ドレイン層２
．ｐ゛型ドレイン層１により形成され、ｎｐｎ ）ラン
ジスタＱ２は第８図のｎ゛型ソース層６．Ｐ型ベース層
５． ｎ型ドレイン層２により形成される。ソース抵
抗Ｒ１゜ベース抵抗Ｒ２は各々ｎ゛型ソース層６．Ｐ型
ベース層５の抵抗である。前述の素子動作を第９図によ
り説明すると、ゲート電極４にしきい値電圧以上の電圧
を印加してＭＯ３ＦＥＴＱ３がオン状態となると、矢印
２０で示す経路に沿って電子電ｉ１ｅが流れ、ｐｎｐ
）ランジスタＱ、がオン状態となり、ｐｎｐ ）ランジ
スタＱ、のコレクタ電流に相当する正孔電流！ｈが矢印
２５で示す経路に沿って流れるものである。
しかしながら、この絶縁ゲート型バイポーラトランジス
タでは第９図から明らかなようにｐｎＰトランジスタＱ
、とｎｐｎ ｔ−ランジスタＱ２とから形成される寄生
サイリスタに起因するランチアップ現象を生じることが
一つの問題となっている。
タでは第９図から明らかなようにｐｎＰトランジスタＱ
、とｎｐｎ ｔ−ランジスタＱ２とから形成される寄生
サイリスタに起因するランチアップ現象を生じることが
一つの問題となっている。
すなわち素子を流れる電流密度が大きくなると、ソース
層の下の横方向抵抗による電圧降下が大きくなるために
、ｐ型ベース層とｎ゛型ソース層との間の接合が順バイ
アスされてサイリスタ動作に入ってしまい、ゲート・ソ
ース間バイアスを零にしても半導体素子の電流をオフす
ることができなくなる。
層の下の横方向抵抗による電圧降下が大きくなるために
、ｐ型ベース層とｎ゛型ソース層との間の接合が順バイ
アスされてサイリスタ動作に入ってしまい、ゲート・ソ
ース間バイアスを零にしても半導体素子の電流をオフす
ることができなくなる。
これに対して種々の対策が試みられており、例えば特開
昭５７−２１１７７３号公報に示されるものでは各セル
について第１０図〜第１２図のように構成している。
昭５７−２１１７７３号公報に示されるものでは各セル
について第１０図〜第１２図のように構成している。
第１０図はこの素子の平面図の一部である第１１図のＡ
−Ａ縦断面図であり、第１２図は同様に第１１図のＢ−
Ｂ縦断面図である。第１０図〜第１２図を参照してその
作用を説明する。
−Ａ縦断面図であり、第１２図は同様に第１１図のＢ−
Ｂ縦断面図である。第１０図〜第１２図を参照してその
作用を説明する。
この素子構成においてゲート電極１０４にしきい値電圧
以上の電圧を印加し、ｐ゛層１０１とｐ゛層１０５間を
導通状態にしたとき、高電流状態ではｎ゛層１０６．ｐ
’層１０５．ｎ層１０２．Ｐ”層１０１からなる寄生サ
イリスタを導通させ、この電流を消去することが不可能
となる。このランチアップ現象を阻止するため、ソース
領域であるｎ゛層１０６を抵抗性ソースアクセス領域１
０６ａを介してソース電極１１４に接続している。ソー
スアクセス領域１０６ａはソース領域のｎ１層１０６と
同時に同様の方法でｐ゛層１０５内に形成されたｎ＋型
領領域あり、その形状はソース領域のｎ゛層１０６から
横方向に伸びる突出部として第１１図の如く櫛歯状に配
置される。これに対応して酸化膜１１０には、ソース電
極１１４がソースアクセス領域１０６ａの端部のみと接
触するように、コンタクトホール１１１が櫛歯状に形成
されている。このように形成されたソースアクセス領域
１０６ａの抵抗の大きさＲ１はｎ”ｆｆｅｌ域の長さ対
幅の寸法比によって決められ、接合を導通させない様、
ｐ゛層１０５の内部抵抗Ｒ２とｐｎｐバイポーラトラン
ジスタの電流利得との積より大きい値に設定されている
。
以上の電圧を印加し、ｐ゛層１０１とｐ゛層１０５間を
導通状態にしたとき、高電流状態ではｎ゛層１０６．ｐ
’層１０５．ｎ層１０２．Ｐ”層１０１からなる寄生サ
イリスタを導通させ、この電流を消去することが不可能
となる。このランチアップ現象を阻止するため、ソース
領域であるｎ゛層１０６を抵抗性ソースアクセス領域１
０６ａを介してソース電極１１４に接続している。ソー
スアクセス領域１０６ａはソース領域のｎ１層１０６と
同時に同様の方法でｐ゛層１０５内に形成されたｎ＋型
領領域あり、その形状はソース領域のｎ゛層１０６から
横方向に伸びる突出部として第１１図の如く櫛歯状に配
置される。これに対応して酸化膜１１０には、ソース電
極１１４がソースアクセス領域１０６ａの端部のみと接
触するように、コンタクトホール１１１が櫛歯状に形成
されている。このように形成されたソースアクセス領域
１０６ａの抵抗の大きさＲ１はｎ”ｆｆｅｌ域の長さ対
幅の寸法比によって決められ、接合を導通させない様、
ｐ゛層１０５の内部抵抗Ｒ２とｐｎｐバイポーラトラン
ジスタの電流利得との積より大きい値に設定されている
。
しかしながら、近年、素子の高集積化が進むにつれて素
子の微細化が要求されており、上述の櫛歯状；こバター
ニングするものではラッチアップ現象を阻止することば
困難である。
子の微細化が要求されており、上述の櫛歯状；こバター
ニングするものではラッチアップ現象を阻止することば
困難である。
これは、現状の半導体製造のパターン転写精度（〜１μ
ｍ）を考えると、素子が微細化された場合、第１１図に
示されたソースアクセス領域１０６ａのパターンで所望
の充分に高い抵抗を得ることは困難であるからである。
ｍ）を考えると、素子が微細化された場合、第１１図に
示されたソースアクセス領域１０６ａのパターンで所望
の充分に高い抵抗を得ることは困難であるからである。
すなわち、ソース電極１１４がソースアクセス領域１０
６ａの端部のみと接触するように、酸化膜１１０を第１
１図の如く櫛歯状にホトリソグラフィ工程においてパタ
ニングする際、アライメント精度が影響し、例えばソー
スアクセス領域１０６ａに対して横方向にずれた場合、
第１１図において左右２つあるソースアクセス領域１０
６ａの抵抗値Ｒ３に不釣合いが生じ、何れか一方の経路
においてラッチアップ現象を起こすことが考えられる。
６ａの端部のみと接触するように、酸化膜１１０を第１
１図の如く櫛歯状にホトリソグラフィ工程においてパタ
ニングする際、アライメント精度が影響し、例えばソー
スアクセス領域１０６ａに対して横方向にずれた場合、
第１１図において左右２つあるソースアクセス領域１０
６ａの抵抗値Ｒ３に不釣合いが生じ、何れか一方の経路
においてラッチアップ現象を起こすことが考えられる。
なお、アライメント精度を考慮して左右の抵抗値に不釣
合いが生じてもラッチアップ現象を阻止することができ
るように、抵抗値を充分大きく設計しておくことも考え
られるが、このことはトランジスタの動作抵抗を高める
結果となり、本質的な改善策とは言い難い。
合いが生じてもラッチアップ現象を阻止することができ
るように、抵抗値を充分大きく設計しておくことも考え
られるが、このことはトランジスタの動作抵抗を高める
結果となり、本質的な改善策とは言い難い。
本発明は上記問題に鑑みてなされたものであり、素子が
微細化されても、ラッチアップ現象を防止するためのソ
ース抵抗を良好に得ることができるパターンに形成され
た絶縁ゲート型バイポーラトランジスタを提供すること
を目的とする。
微細化されても、ラッチアップ現象を防止するためのソ
ース抵抗を良好に得ることができるパターンに形成され
た絶縁ゲート型バイポーラトランジスタを提供すること
を目的とする。
〔課題を解決するための手段〕
上記目的を達成するために、本発明による絶縁ゲート型
バイポーラトランジスタは、 第１導電型の半導体基板と、 二の基板上に形成された第２導電型の半導体層と、 この半導体層表面の複数領域に、前記半導体層表面に接
合が終端すべく形成された第１導電型のベース層と、 この複数あるベース層の各々のベース層表面において、
該ベース層の２つの終端に沿って各々間隔を残してＰＮ
接合部が終端するように形成されるとともに、所定のパ
ターン形状を有して形成された第２導電型のソース層と
、 前記半導体層と前記ソース層との間の前記へ一ス層表面
の２つの前記間隔を各ｈチャネル領域として、この各々
のチャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記両チャネル領域間において、前記ソース層と接触す
る第１接触部と、前記ベース層と接触する第２接触部を
有するソース電極とを備え、前記ゲート電極への電圧印
加による前記チャネル領域の導通にて、前記第１接触部
を介して前記ソース電極から前記ソース層、前記チャネ
ル領域を経て前記半導体層へ至る第１キャリアの通路を
形成するとともに、前記半導体基板から前記半導体層、
前記ベース層を経て前記第２接触部を介して前記ソース
電極へ至る第２キャリアの通路を形成し、かつ、前記ソ
ース層の有する所定のパターン形状によって、前記第２
キャリアの流れにて前記ベース層と前記ソース層との間
に構成された前記ＰＮ接合が導通するのを阻止するよう
にした絶縁ゲート型バイポーラトランジスタであって、
さらに、前記ソース層の有する所定のパターン形状は、
前記両チャネル領域に沿って伸びる各々のソース層領域
間を連結し、この連結する領域の有する長さの中心より
前記第１接触部へ向かって延在する形状であることを特
徴としている。
バイポーラトランジスタは、 第１導電型の半導体基板と、 二の基板上に形成された第２導電型の半導体層と、 この半導体層表面の複数領域に、前記半導体層表面に接
合が終端すべく形成された第１導電型のベース層と、 この複数あるベース層の各々のベース層表面において、
該ベース層の２つの終端に沿って各々間隔を残してＰＮ
接合部が終端するように形成されるとともに、所定のパ
ターン形状を有して形成された第２導電型のソース層と
、 前記半導体層と前記ソース層との間の前記へ一ス層表面
の２つの前記間隔を各ｈチャネル領域として、この各々
のチャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記両チャネル領域間において、前記ソース層と接触す
る第１接触部と、前記ベース層と接触する第２接触部を
有するソース電極とを備え、前記ゲート電極への電圧印
加による前記チャネル領域の導通にて、前記第１接触部
を介して前記ソース電極から前記ソース層、前記チャネ
ル領域を経て前記半導体層へ至る第１キャリアの通路を
形成するとともに、前記半導体基板から前記半導体層、
前記ベース層を経て前記第２接触部を介して前記ソース
電極へ至る第２キャリアの通路を形成し、かつ、前記ソ
ース層の有する所定のパターン形状によって、前記第２
キャリアの流れにて前記ベース層と前記ソース層との間
に構成された前記ＰＮ接合が導通するのを阻止するよう
にした絶縁ゲート型バイポーラトランジスタであって、
さらに、前記ソース層の有する所定のパターン形状は、
前記両チャネル領域に沿って伸びる各々のソース層領域
間を連結し、この連結する領域の有する長さの中心より
前記第１接触部へ向かって延在する形状であることを特
徴としている。
すなわち、第１接触部とチャネル領域間のソース層形状
により第１キャリアの通路の電気的抵抗値が規定され、
ソース層とベース層との間に構成されたＰＮ接合の導通
が阻止される条件が満足される。従って、このＰＮ接合
において順バイアスとなることが強制的に阻止されるた
めに、ラッチアップ現象を住し難くさせることができる
。
により第１キャリアの通路の電気的抵抗値が規定され、
ソース層とベース層との間に構成されたＰＮ接合の導通
が阻止される条件が満足される。従って、このＰＮ接合
において順バイアスとなることが強制的に阻止されるた
めに、ラッチアップ現象を住し難くさせることができる
。
このとき、前記条件はソース層のパターン形状にて満足
されるため、最適なソース抵抗、すなわち第１キャリア
通路の電気的抵抗値が容易に設定できる。
されるため、最適なソース抵抗、すなわち第１キャリア
通路の電気的抵抗値が容易に設定できる。
さらに、このソース層のパターン形状は、２つあるチャ
ネル領域に沿って伸びる各々のソース層領域間を連結し
、この連結するＭ域の有する長さの中心より前記第１接
触部へ向かって延在する形状であるために、ホトリソグ
ラフィ工程におけるアライメント精度の影響により前記
第１接触部位置が多少ずれたとしても、上述の最適なソ
ース抵抗は少なくともこの２つあるチャネル領域に沿っ
て伸びる各々のソース層領域間を連結する領域により確
保することができる。
ネル領域に沿って伸びる各々のソース層領域間を連結し
、この連結するＭ域の有する長さの中心より前記第１接
触部へ向かって延在する形状であるために、ホトリソグ
ラフィ工程におけるアライメント精度の影響により前記
第１接触部位置が多少ずれたとしても、上述の最適なソ
ース抵抗は少なくともこの２つあるチャネル領域に沿っ
て伸びる各々のソース層領域間を連結する領域により確
保することができる。
従って、本発明の絶縁ゲート型バイポーラトランジスタ
によれば、素子が微細化されても、ラッチアップ現象を
防止するためのソース抵抗を良好に得ることができると
いう優れた効果が奏せられる。
によれば、素子が微細化されても、ラッチアップ現象を
防止するためのソース抵抗を良好に得ることができると
いう優れた効果が奏せられる。
以下、本発明を図に示す実施例に基づいて説明する。
第１図〜第３図は、本発明第１実施例の絶縁ゲート型バ
イポーラトランジスタであり、第１図はその平面図、第
２図は第１図におけるＡ−Ａ断面図、第３図は第１図に
おけるＢ−Ｂ断面図である。
イポーラトランジスタであり、第１図はその平面図、第
２図は第１図におけるＡ−Ａ断面図、第３図は第１図に
おけるＢ−Ｂ断面図である。
なお、第８図、第９図と対応する部分には同一符号が付
しである。
しである。
以下、これを製造工程に従って説明する。
まず、半導体基板であるＰ゛型シリコン基板を用意し、
これにエピタキシャル成長により低不純物濃度で比抵抗
３０〔Ω−１〕の半導体層であるｎ−型層を約１００〔
μｍ〕形成する。これらのｐ゛型シリコン基板およびｎ
−型層により、各々ｐ。
これにエピタキシャル成長により低不純物濃度で比抵抗
３０〔Ω−１〕の半導体層であるｎ−型層を約１００〔
μｍ〕形成する。これらのｐ゛型シリコン基板およびｎ
−型層により、各々ｐ。
型ドレイン層１．ｎ−型ドレイン層２が形成される０次
に、このｎ−型ドレイン層２の表面を酸化してゲート酸
化膜３を形成し、その上に約５０００〔入］のポリシリ
コン膜によるゲート電極４を形成する。この後、ゲート
電極４をマスクとしてホロンを約３〔μｍ〕拡散してＰ
型ベース層５を形成する。
に、このｎ−型ドレイン層２の表面を酸化してゲート酸
化膜３を形成し、その上に約５０００〔入］のポリシリ
コン膜によるゲート電極４を形成する。この後、ゲート
電極４をマスクとしてホロンを約３〔μｍ〕拡散してＰ
型ベース層５を形成する。
次いで、隣合うゲート電極４による窓の中央部を、第１
図に示すようにｎ゛梨型ソース層形成予定位置にＴ字型
に開口する形状にパターニングされた図示しないレジス
ト膜で覆い、このレジスト膜とゲート電極４をマスクと
してソース層６の形成のためのリンイオン注入を行い、
充分な熱処理を施してｎ“型ソース層６を形成する。そ
して、ｐ型ベース層５とｎ４型ソースｌｉ６がゲート電
極４による共通のマスクにより位置決めされる、いわゆ
るＤＳＡ技術（Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ Ａｌｉ
ｇｎｍｅｎｔ ）によりチャネル７が形成される。その
後、上記酸化膜をエツチングした後、ＣＶＤにより酸化
膜を堆積し、ｐ型ベース層５およびｎ゛型ソース層６の
各々の領域５０．６０に開口する形状にエツチングする
ことにより所定パターンのコンタクトホ−ル１１を有す
る眉間絶縁膜１０が形成される。
図に示すようにｎ゛梨型ソース層形成予定位置にＴ字型
に開口する形状にパターニングされた図示しないレジス
ト膜で覆い、このレジスト膜とゲート電極４をマスクと
してソース層６の形成のためのリンイオン注入を行い、
充分な熱処理を施してｎ“型ソース層６を形成する。そ
して、ｐ型ベース層５とｎ４型ソースｌｉ６がゲート電
極４による共通のマスクにより位置決めされる、いわゆ
るＤＳＡ技術（Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ Ａｌｉ
ｇｎｍｅｎｔ ）によりチャネル７が形成される。その
後、上記酸化膜をエツチングした後、ＣＶＤにより酸化
膜を堆積し、ｐ型ベース層５およびｎ゛型ソース層６の
各々の領域５０．６０に開口する形状にエツチングする
ことにより所定パターンのコンタクトホ−ル１１を有す
る眉間絶縁膜１０が形成される。
さらにアルミ膜の１着、パターニングによりソース電極
１４を形成する。このとき上述のコンタクトホール１１
を介して、ソース電極１４はｐ型ベース層５およびｎ′
″型ソース層６と各々領域５０．６０にて電気的接続さ
れる。最後に基板の裏面、すなわちｐ０型ドレイン層１
の背面に金属膜の蒸着によりドレイン電極１５を形成し
て、本実施例の絶縁ゲート型バイポーラトランジスタが
製造される。
１４を形成する。このとき上述のコンタクトホール１１
を介して、ソース電極１４はｐ型ベース層５およびｎ′
″型ソース層６と各々領域５０．６０にて電気的接続さ
れる。最後に基板の裏面、すなわちｐ０型ドレイン層１
の背面に金属膜の蒸着によりドレイン電極１５を形成し
て、本実施例の絶縁ゲート型バイポーラトランジスタが
製造される。
ここで、−ｎ゛型ソース層６の横方向抵抗（第１．２図
中のＲ１）は次式に基づいて設計されている。
中のＲ１）は次式に基づいて設計されている。
Ｒ０≧に、Ｒ，・・・・・・・・・（１）なお、（１）
式において、Ｒ２はｐ型ベース層５の抵抗である。また
、Ｋは矢印２０で示される電子の流れによる電子電流Ｉ
ｅと、矢印２５で印される正孔の流れによる正孔電流１
ｈの比、すなわち電流比であり、以下に表されるもので
ある。
式において、Ｒ２はｐ型ベース層５の抵抗である。また
、Ｋは矢印２０で示される電子の流れによる電子電流Ｉ
ｅと、矢印２５で印される正孔の流れによる正孔電流１
ｈの比、すなわち電流比であり、以下に表されるもので
ある。
Ｋ ＝ Ｉ ｈ ／ Ｉ ｅ ・
” −−（２）このＫはｎ−型ドレイン層２とｐ＋型ド
レイン層■がつくるｐｎ接合面における正孔の注入効率
とｎ−型ドレイン層２中における正孔の輸送効率で決定
され、竪型に形成されるｐｎｐ ’ｔ−ランジスタＱ、
の直流電流増幅率ｈＦＥに相当する。
” −−（２）このＫはｎ−型ドレイン層２とｐ＋型ド
レイン層■がつくるｐｎ接合面における正孔の注入効率
とｎ−型ドレイン層２中における正孔の輸送効率で決定
され、竪型に形成されるｐｎｐ ’ｔ−ランジスタＱ、
の直流電流増幅率ｈＦＥに相当する。
二のようにｎ゛型ソース層６の横方向抵抗Ｒ１を設計す
ることにより、電子電流Ｉｅの強さにかかわらず、寄生
的に構成されるｎｐｎトランジスタＱ２は順バイアスさ
れることがなくなり、ｐ型ベース層５とｎ゛型ソース層
６との間の接合が順バイアスされることに起因したラッ
チアップ現象が防止されることになる。
ることにより、電子電流Ｉｅの強さにかかわらず、寄生
的に構成されるｎｐｎトランジスタＱ２は順バイアスさ
れることがなくなり、ｐ型ベース層５とｎ゛型ソース層
６との間の接合が順バイアスされることに起因したラッ
チアップ現象が防止されることになる。
そして、（１）式を満足するのに十分大きい値のソース
抵抗Ｒ，をシート抵抗値の小さいソース層で実現するた
めに、第１図、第２図に示す様にｎ゛型ソース層６を形
成している。すなわち、ｎ゛型ソース層６とソース電極
１４のコンタクト領域（以下ソースコンタクト部とする
）６０からチャネル７までの通路長をＴ字状に曲げて長
くとり、一方、ｐ型ベース層５とソース電極１４のコン
タクト領域（以下ベースコンタクト部とする）５０から
チャネル７までの通路長は短くした構造としである。こ
の結果、チャネル７とソースコンタクト部６０の間はＴ
字状の幅の狭く長い拡散領域。
抵抗Ｒ，をシート抵抗値の小さいソース層で実現するた
めに、第１図、第２図に示す様にｎ゛型ソース層６を形
成している。すなわち、ｎ゛型ソース層６とソース電極
１４のコンタクト領域（以下ソースコンタクト部とする
）６０からチャネル７までの通路長をＴ字状に曲げて長
くとり、一方、ｐ型ベース層５とソース電極１４のコン
タクト領域（以下ベースコンタクト部とする）５０から
チャネル７までの通路長は短くした構造としである。こ
の結果、チャネル７とソースコンタクト部６０の間はＴ
字状の幅の狭く長い拡散領域。
すなわちｎ′″型ソースＮ６の領域６２で接続されるこ
とになり、その抵抗値であるソース抵抗Ｒ。
とになり、その抵抗値であるソース抵抗Ｒ。
をより大きくすることができる。一方、ベースコンタク
ト部５０は、第２図、第３図に示す様に、広く、チャネ
ル７の近くまで伸びており、ベース抵抗Ｒ２は小さいも
のとなっている。
ト部５０は、第２図、第３図に示す様に、広く、チャネ
ル７の近くまで伸びており、ベース抵抗Ｒ２は小さいも
のとなっている。
従って、第１図図示の本実施例では、ソース領域６のパ
ターン設計により（１）式を満足する最適のソース抵抗
Ｒ１の値を与えることができ、さらにベース抵抗Ｒ２は
小さいので、矢印２５で示す正孔電流がベース抵抗Ｒ２
を流れる時に生じる電圧降下は小さく押さえることがで
きる。すなわち、絶縁ゲート型バイポーラトランジスタ
のラッチアップ現象の発生を抑制するとともに、オン抵
抗を小さくすることができる。
ターン設計により（１）式を満足する最適のソース抵抗
Ｒ１の値を与えることができ、さらにベース抵抗Ｒ２は
小さいので、矢印２５で示す正孔電流がベース抵抗Ｒ２
を流れる時に生じる電圧降下は小さく押さえることがで
きる。すなわち、絶縁ゲート型バイポーラトランジスタ
のラッチアップ現象の発生を抑制するとともに、オン抵
抗を小さくすることができる。
さらに、第１０図〜第１２図に示すものでは、層間絶縁
膜１１０に形成されたコンタクトホール１１１のバター
ニングを行うためのホトリソグラフィ工程時に、そのア
ライメント精度により隣合う２つの電子電流経路におい
てそのコンタクト位置がずれ、それにより左右２つある
ソースアクセス領域１０６ａの抵抗値Ｒ，に不釣合いが
生じ、何れか一方の経路においてランチアンプ現象を誘
発することがあるが、本実施例の如くＴ字状にｎ゛型ソ
ース層６の領域６２を形成すれば、アライメント精度に
よりコンタクトホール１１の開口位置か左右にずれても
、隣合う２つの電子電流経路２０においてその通路長が
ずれることはなく、左右２つある電子電流経路２０にお
いてｎ゛型ソース層６の抵抗値に不釣合いを生しること
はない。このように左右の抵抗値のずれは原理的に起こ
らないため抵抗値を最小値で設計できることとなり、素
子の集積度を高める上で有利となる。
膜１１０に形成されたコンタクトホール１１１のバター
ニングを行うためのホトリソグラフィ工程時に、そのア
ライメント精度により隣合う２つの電子電流経路におい
てそのコンタクト位置がずれ、それにより左右２つある
ソースアクセス領域１０６ａの抵抗値Ｒ，に不釣合いが
生じ、何れか一方の経路においてランチアンプ現象を誘
発することがあるが、本実施例の如くＴ字状にｎ゛型ソ
ース層６の領域６２を形成すれば、アライメント精度に
よりコンタクトホール１１の開口位置か左右にずれても
、隣合う２つの電子電流経路２０においてその通路長が
ずれることはなく、左右２つある電子電流経路２０にお
いてｎ゛型ソース層６の抵抗値に不釣合いを生しること
はない。このように左右の抵抗値のずれは原理的に起こ
らないため抵抗値を最小値で設計できることとなり、素
子の集積度を高める上で有利となる。
なお、第１図において縦方向にずれる場合が考えられる
が、この場合Ｔ字状に形成しているｎ。
が、この場合Ｔ字状に形成しているｎ。
型ソース層６のＴ字の傘の部分で必要十分な抵抗値を確
保できるように、ｎ゛型ソース層６の形状。
保できるように、ｎ゛型ソース層６の形状。
不純物濃度を設定するようにすれば、その影響は回避で
きる。
きる。
次に、本発明第２実施例について説明する。
第４図〜第６図は、本発明第２実施例の絶縁ゲート型バ
イポーラトランジスタであり、第４図はその平面図、第
５図は第４図におけるＡ−Ａ断面図、第６図は第４図に
おけるＢ−Ｂ断面図である。
イポーラトランジスタであり、第４図はその平面図、第
５図は第４図におけるＡ−Ａ断面図、第６図は第４図に
おけるＢ−Ｂ断面図である。
なお、上記第１実施例と対応する部分には同一符号が付
しである。
しである。
本実施例は、ｎ゛型ソース層６のソースコンタクト部６
０およびチャネル７に沿ってＰ型ベース層５内を伸びて
いる領域６１に、選択的に、ｎ゛型ソース層６形成後に
再びｎ型不純物を高濃度に拡散したものである。
０およびチャネル７に沿ってＰ型ベース層５内を伸びて
いる領域６１に、選択的に、ｎ゛型ソース層６形成後に
再びｎ型不純物を高濃度に拡散したものである。
ソースコンタクト部６０をさらに高不純物濃度とするこ
とにより、ｎ゛型ソース層６とソース電極１４とのコン
タクト抵抗を低減することができる。
とにより、ｎ゛型ソース層６とソース電極１４とのコン
タクト抵抗を低減することができる。
また、チャネル７に沿ってＰ型ベース層５内を伸びてい
る領域６１をさらに高不純物濃度とすること二こより、
ｎ゛型ソース層６内を流れる電子電流の流れ２０は、ｎ
゛型ソース層６の１字領域６２を流れた後、高濃度とさ
れた領域６１に突入して領域６１内をチャネル７に沿っ
て広く拡がることとなる。それにより、ゲート電極４に
沿って形成されるチャネル７全域が電子電流通路として
使用されることとなり、より多くの電子をｎ−型ベース
層２へ導くことができ、より大きな正孔電流を流すこと
ができ、また、動作抵抗を低減できる。
る領域６１をさらに高不純物濃度とすること二こより、
ｎ゛型ソース層６内を流れる電子電流の流れ２０は、ｎ
゛型ソース層６の１字領域６２を流れた後、高濃度とさ
れた領域６１に突入して領域６１内をチャネル７に沿っ
て広く拡がることとなる。それにより、ゲート電極４に
沿って形成されるチャネル７全域が電子電流通路として
使用されることとなり、より多くの電子をｎ−型ベース
層２へ導くことができ、より大きな正孔電流を流すこと
ができ、また、動作抵抗を低減できる。
また、素子領域全域を有効に使用することができ、素子
の外形サイズを小さくでき、コストダウンが可能になる
。
の外形サイズを小さくでき、コストダウンが可能になる
。
さらに本実施例では、ｐ型ベース層５０ベースコンタク
ト部５０においても、ソースコンタクト部６０同様、Ｐ
型不純物を高濃度に拡散してさらに高不純物濃度とする
ことにより、ｐ型ベース層５とソース電極１４とのコン
タクト抵抗を低減させている。
ト部５０においても、ソースコンタクト部６０同様、Ｐ
型不純物を高濃度に拡散してさらに高不純物濃度とする
ことにより、ｐ型ベース層５とソース電極１４とのコン
タクト抵抗を低減させている。
なお、上述した第１．第２実施例ではｎ゛型ソース層６
の抵抗成分として使用するソースコンタクト部６０から
チャネル７に沿って伸びている領域６１までの領域６２
を丁字形状とするものであったが、これに限るものでは
なく、チャネル７に沿って伸びている隣合う領域６１を
連結し、この連結した領域の中心よりソースコンタクト
部６０へ向かって延在する形状であればよく、例えば第
７図の本発明第３実施例に示すように、十字形状とする
ようにしてもよい。なお、このものは図において縦方向
に配置された各セルにおいて、アライメント精度の影響
によりソース電極１４のコンタクトホール１１開口位置
が縦方向にずれたとしても、隣合うセルにおいてその影
響を吸収しあうことができる。
の抵抗成分として使用するソースコンタクト部６０から
チャネル７に沿って伸びている領域６１までの領域６２
を丁字形状とするものであったが、これに限るものでは
なく、チャネル７に沿って伸びている隣合う領域６１を
連結し、この連結した領域の中心よりソースコンタクト
部６０へ向かって延在する形状であればよく、例えば第
７図の本発明第３実施例に示すように、十字形状とする
ようにしてもよい。なお、このものは図において縦方向
に配置された各セルにおいて、アライメント精度の影響
によりソース電極１４のコンタクトホール１１開口位置
が縦方向にずれたとしても、隣合うセルにおいてその影
響を吸収しあうことができる。
第１図は本発明第１実施例の絶縁ゲート型バイポーラト
ランジスタの平面図、 第２図は第１図に示すもののＡ−Ａ断面図、第３図は第
１図に示すもののＢ−Ｂ断面図、第４図は本発明第２実
施例の絶縁ゲート型バイポーラトランジスタの平面図、 第５図は第２図に示すもののＡ−Ａ断面図、第６図は第
２図に示すもののＢ−Ｂ断面図、第７図は本発明第３実
施例の絶縁ゲート型バイポーラトランジスタの平面図、 第８図は絶縁ゲート型バイポーラトランジスタの構造を
示す縦断面図、 第９図は第８図に示すものの等価回路図、第１０図巳゛
よ従来の絶縁ゲート型バイポーラトランジスタの縦断面
図を示し、第１１図に示すもののＡ−Ａ断面図、 第１１図は従来の絶縁ゲート型バイポーラトランジスタ
の平面図、 第１２図は第１１図に示すもののＢ−Ｂ断面図である。 ■・・・ρ゛型ドレイン層、２・・・ｎ−型ドレイン層
。 ３・・・ゲート酸化膜、４・・・ゲート電極、５・・・
ｐ型ベース層、６・・・ｎ°型ソース層、７・・・チャ
ネル領域。 ＩＯ・・・層間絶縁膜、１１・・・コンタクトホール、
１４・・・ソース電極、１５・・・ドレイン電極、Ｒ＋
・・・ｎ“型ソース層６の抵抗値 Ｒ２・・・Ｐ型ベースＮ５の 抵抗値。
ランジスタの平面図、 第２図は第１図に示すもののＡ−Ａ断面図、第３図は第
１図に示すもののＢ−Ｂ断面図、第４図は本発明第２実
施例の絶縁ゲート型バイポーラトランジスタの平面図、 第５図は第２図に示すもののＡ−Ａ断面図、第６図は第
２図に示すもののＢ−Ｂ断面図、第７図は本発明第３実
施例の絶縁ゲート型バイポーラトランジスタの平面図、 第８図は絶縁ゲート型バイポーラトランジスタの構造を
示す縦断面図、 第９図は第８図に示すものの等価回路図、第１０図巳゛
よ従来の絶縁ゲート型バイポーラトランジスタの縦断面
図を示し、第１１図に示すもののＡ−Ａ断面図、 第１１図は従来の絶縁ゲート型バイポーラトランジスタ
の平面図、 第１２図は第１１図に示すもののＢ−Ｂ断面図である。 ■・・・ρ゛型ドレイン層、２・・・ｎ−型ドレイン層
。 ３・・・ゲート酸化膜、４・・・ゲート電極、５・・・
ｐ型ベース層、６・・・ｎ°型ソース層、７・・・チャ
ネル領域。 ＩＯ・・・層間絶縁膜、１１・・・コンタクトホール、
１４・・・ソース電極、１５・・・ドレイン電極、Ｒ＋
・・・ｎ“型ソース層６の抵抗値 Ｒ２・・・Ｐ型ベースＮ５の 抵抗値。
Claims (2)
- （１）第１導電型の半導体基板と、 この基板上に形成された第２導電型の半導体層と、 この半導体層表面の複数領域に、前記半導体層表面に接
合が終端すべく形成された第１導電型のベース層と、 この複数あるベース層の各々のベース層表面において、
該ベース層の２つの終端に沿って各々間隔を残してＰＮ
接合部が終端するように形成されるとともに、所定のパ
ターン形状を有して形成された第２導電型のソース層と
、 前記半導体層と前記ソース層との間の前記ベース層表面
の２つの前記間隔を各々チャネル領域として、この各々
のチャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記両チャネル領域間において、前記ソース層と接触す
る第１接触部と、前記ベース層と接触する第２接触部を
有するソース電極とを備え、前記ゲート電極への電圧印
加による前記チャネル領域の導通にて、前記第１接触部
を介して前記ソース電極から前記ソース層、前記チャネ
ル領域を経て前記半導体層へ至る第１キャリアの通路を
形成するとともに、前記半導体基板から前記半導体層、
前記ベース層を経て前記第２接触部を介して前記ソース
電極へ至る第２キャリアの通路を形成し、かつ、前記ソ
ース層の有する所定のパターン形状によって、前記第２
キャリアの流れにて前記ベース層と前記ソース層との間
に構成された前記ＰＮ接合が導通するのを阻止するよう
にした絶縁ゲート型バイポーラトランジスタであって、
前記ソース層の有する所定のパターン形状は、前記両チ
ャネル領域に沿って伸びる各々のソース層領域間を連結
し、この連結する領域の有する長さの中心より前記第１
接触部へ向かって延在する形状であることを特徴とする
絶縁ゲート型バイポーラトランジスタ。 - （２）前記ソース層の前記チャネル領域に沿って伸びる
領域は、他のソース層領域に比して高不純物濃度に形成
されていることを特徴とする請求項１記載の絶縁ゲート
型バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115578A JP2536302B2 (ja) | 1990-04-30 | 1990-04-30 | 絶縁ゲ―ト型バイポ―ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115578A JP2536302B2 (ja) | 1990-04-30 | 1990-04-30 | 絶縁ゲ―ト型バイポ―ラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0411780A true JPH0411780A (ja) | 1992-01-16 |
| JP2536302B2 JP2536302B2 (ja) | 1996-09-18 |
Family
ID=14666053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2115578A Expired - Lifetime JP2536302B2 (ja) | 1990-04-30 | 1990-04-30 | 絶縁ゲ―ト型バイポ―ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536302B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0730306A1 (en) * | 1995-03-03 | 1996-09-04 | Motorola, Inc. | Latch-up resistant DMOS semiconductor device and method of manufacturing |
| EP0810671A2 (en) * | 1996-05-30 | 1997-12-03 | Fuji Electric Co. Ltd. | Insulated gate bipolar transistor type semiconductor device |
| WO1999038214A1 (fr) * | 1998-01-22 | 1999-07-29 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur bipolaire de type a porte isolante |
| JP2001189455A (ja) * | 1999-11-29 | 2001-07-10 | Intersil Corp | パワー装置の短絡耐性を改良させる改善ボディ効果を有するエミッタバラスト抵抗器 |
| US20150108564A1 (en) * | 2012-05-15 | 2015-04-23 | Mitsubishi Electric Corporation | Semiconductor device and method for manufacturing same |
| WO2016063644A1 (ja) * | 2014-10-20 | 2016-04-28 | 三菱電機株式会社 | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
| JPS59231860A (ja) * | 1983-06-14 | 1984-12-26 | Toshiba Corp | 二重拡散形絶縁ゲ−ト電界効果トランジスタ |
| JPS6350071A (ja) * | 1986-08-19 | 1988-03-02 | Matsushita Electronics Corp | 縦型ｍｏｓ電界効果トランジスタ |
| JPS63289871A (ja) * | 1987-05-21 | 1988-11-28 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-04-30 JP JP2115578A patent/JP2536302B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
| JPS59231860A (ja) * | 1983-06-14 | 1984-12-26 | Toshiba Corp | 二重拡散形絶縁ゲ−ト電界効果トランジスタ |
| JPS6350071A (ja) * | 1986-08-19 | 1988-03-02 | Matsushita Electronics Corp | 縦型ｍｏｓ電界効果トランジスタ |
| JPS63289871A (ja) * | 1987-05-21 | 1988-11-28 | Hitachi Ltd | 半導体装置 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0730306A1 (en) * | 1995-03-03 | 1996-09-04 | Motorola, Inc. | Latch-up resistant DMOS semiconductor device and method of manufacturing |
| US5654562A (en) * | 1995-03-03 | 1997-08-05 | Motorola, Inc. | Latch resistant insulated gate semiconductor device |
| EP0810671A2 (en) * | 1996-05-30 | 1997-12-03 | Fuji Electric Co. Ltd. | Insulated gate bipolar transistor type semiconductor device |
| EP0810671A3 (en) * | 1996-05-30 | 1999-01-07 | Fuji Electric Co. Ltd. | Insulated gate bipolar transistor type semiconductor device |
| EP1050908A4 (en) * | 1998-01-22 | 2006-08-23 | Mitsubishi Electric Corp | BIPOLAR SEMICONDUCTOR ASSEMBLY WITH INSULATED GATE ELECTRODE |
| EP1050908A1 (en) * | 1998-01-22 | 2000-11-08 | Mitsubishi Denki Kabushiki Kaisha | Insulating gate type bipolar semiconductor device |
| US6225649B1 (en) | 1998-01-22 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Insulated-gate bipolar semiconductor device |
| WO1999038214A1 (fr) * | 1998-01-22 | 1999-07-29 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur bipolaire de type a porte isolante |
| JP4090516B2 (ja) * | 1998-01-22 | 2008-05-28 | 三菱電機株式会社 | 絶縁ゲート型バイポーラ半導体装置 |
| JP2001189455A (ja) * | 1999-11-29 | 2001-07-10 | Intersil Corp | パワー装置の短絡耐性を改良させる改善ボディ効果を有するエミッタバラスト抵抗器 |
| US20150108564A1 (en) * | 2012-05-15 | 2015-04-23 | Mitsubishi Electric Corporation | Semiconductor device and method for manufacturing same |
| JPWO2013172079A1 (ja) * | 2012-05-15 | 2016-01-12 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US9525057B2 (en) | 2012-05-15 | 2016-12-20 | Mitsubishi Electric Corporation | Semiconductor device |
| WO2016063644A1 (ja) * | 2014-10-20 | 2016-04-28 | 三菱電機株式会社 | 半導体装置 |
| JPWO2016063644A1 (ja) * | 2014-10-20 | 2017-04-27 | 三菱電機株式会社 | 半導体装置 |
| US9825126B2 (en) | 2014-10-20 | 2017-11-21 | Mitsubishi Electric Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2536302B2 (ja) | 1996-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100189691B1 (ko) | 터널 주입형 반도체장치 및 그 제조방법 | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| US6392275B1 (en) | Semiconductor device with DMOS, BJT and CMOS structures | |
| US6118150A (en) | Insulated gate semiconductor device and method of manufacturing the same | |
| US20050161732A1 (en) | Semiconductor device | |
| US20110073938A1 (en) | Field-effect semiconductor device and method of producing the same | |
| JPH06120510A (ja) | 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路 | |
| US5309002A (en) | Semiconductor device with protruding portion | |
| JPS62145777A (ja) | 絶縁ゲートトランジスタアレイ | |
| EP0616369B1 (en) | MIS-type semiconductor device | |
| JP3644697B2 (ja) | 電力ｍｏｓ装置用集積構造電流感知抵抗 | |
| JP3344381B2 (ja) | 半導体装置及びその製造方法 | |
| US5202573A (en) | Dual anode mos scr with anti crosstalk collecting region | |
| JPH0411780A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH0752770B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| CN113540223A (zh) | 绝缘栅极场效双极性晶体管及其制造方法 | |
| JPS61164263A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPH03129764A (ja) | 半導体装置 | |
| US6281546B1 (en) | Insulated gate field effect transistor and manufacturing method of the same | |
| JP3523458B2 (ja) | 高アバランシェ耐量ｍｏｓｆｅｔ、及びその製造方法 | |
| US6459128B1 (en) | Field-effect transistor | |
| US5608236A (en) | Semiconductor device | |
| JP4017763B2 (ja) | 静電誘導トランジスタ | |
| JP2988047B2 (ja) | 半導体装置 | |
| JP2003332577A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 14 |