JP2536302B2 - 絶縁ゲ―ト型バイポ―ラトランジスタ - Google Patents
絶縁ゲ―ト型バイポ―ラトランジスタInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力用スイッチング素子として用いられる絶
縁ゲート型バイポーラトランジスタに関するものであ
る。
縁ゲート型バイポーラトランジスタに関するものであ
る。
近年、電力用スイッチング素子として、絶縁ゲート型
バイポーラトランジスタが報告されている。この素子は
パワーMOSFETと類似の構造を成しているが、ドレイン領
域にソース層とは逆の導電型である半導体層を設けるこ
とにより、高抵抗層のドレイン層に導電率変調をおこさ
せてオン抵抗を下げ、パワーMOSFETでは不可能であった
高耐圧と低オン抵抗の両立を可能にしている。
バイポーラトランジスタが報告されている。この素子は
パワーMOSFETと類似の構造を成しているが、ドレイン領
域にソース層とは逆の導電型である半導体層を設けるこ
とにより、高抵抗層のドレイン層に導電率変調をおこさ
せてオン抵抗を下げ、パワーMOSFETでは不可能であった
高耐圧と低オン抵抗の両立を可能にしている。
第８図は、絶縁ゲート型バイポーラトランジスタの模
型的な要部縦断面図を示したものであり、主要な構成部
はp+型ドレイン層1,n-型ドレイン層2,ゲート酸化膜3,ゲ
ート電極4,p型ベース層5,n+型ソース層6,チャネル7,層
間絶縁膜10,ソース電極14,ドレイン電極15からなってい
る。信号Ｓはソース,Gはゲート,Dはドレインを表す。
型的な要部縦断面図を示したものであり、主要な構成部
はp+型ドレイン層1,n-型ドレイン層2,ゲート酸化膜3,ゲ
ート電極4,p型ベース層5,n+型ソース層6,チャネル7,層
間絶縁膜10,ソース電極14,ドレイン電極15からなってい
る。信号Ｓはソース,Gはゲート,Dはドレインを表す。
ソース電極14に対し、ゲート電極４に一定のしきい値
電圧以上の電圧を印加すると、ゲート電極４下のｐ型ベ
ース層５の表面が反転して電子のチャネル７を形成し、
このチャネル７を通って、n+型ソース層６からn-型ベー
ス層２に電子が流入する。流入した電子はn-型ドレイン
層２の電位を下げ、ドレイン側のp+n-接合を順バイアス
する。この結果、p+型ドレイン層１からn-型ドレイン層
２に正孔が流入する。この正孔の注入によって、n-型ベ
ース層２は導電率変調を受け、抵抗値が大幅に下がり、
大電流を流すことが可能となる。
電圧以上の電圧を印加すると、ゲート電極４下のｐ型ベ
ース層５の表面が反転して電子のチャネル７を形成し、
このチャネル７を通って、n+型ソース層６からn-型ベー
ス層２に電子が流入する。流入した電子はn-型ドレイン
層２の電位を下げ、ドレイン側のp+n-接合を順バイアス
する。この結果、p+型ドレイン層１からn-型ドレイン層
２に正孔が流入する。この正孔の注入によって、n-型ベ
ース層２は導電率変調を受け、抵抗値が大幅に下がり、
大電流を流すことが可能となる。
第９図は、第８図の構造図に対応する電気的な等価回
路図を示したものであり、ソース抵抗R1,ベース抵抗R2,
pnpトランジスタQ1,npnトランジスタQ2,MOSFETQ3からな
っている。pnpトランジスタQ1は第８図のｐ型ベース層
5,n-型ドレイン層2,p+型ドレイン層１により形成され、
npnトランジスタQ2は第８図のn+ソース層6,p型ベース層
5,n-型ドレイン層２により形成される。ソース抵抗R1,
ベース抵抗R2は各々n+型ソース層6,p型ベース層５の抵
抗である。前述の素子動作を第９図により説明すると、
ゲート電極４にしきい値電圧以上の電圧を印加してMOSF
ETQ3がオン状態となると、矢印20で示す経路に沿って電
子電流Ieが流れ、pnpトランジスタQ1がオン状態とな
り、pnpトランジスタQ1のコレクタ電流に相当する正孔
電流Ihが矢印25で示す経路に沿って流れるものである。
路図を示したものであり、ソース抵抗R1,ベース抵抗R2,
pnpトランジスタQ1,npnトランジスタQ2,MOSFETQ3からな
っている。pnpトランジスタQ1は第８図のｐ型ベース層
5,n-型ドレイン層2,p+型ドレイン層１により形成され、
npnトランジスタQ2は第８図のn+ソース層6,p型ベース層
5,n-型ドレイン層２により形成される。ソース抵抗R1,
ベース抵抗R2は各々n+型ソース層6,p型ベース層５の抵
抗である。前述の素子動作を第９図により説明すると、
ゲート電極４にしきい値電圧以上の電圧を印加してMOSF
ETQ3がオン状態となると、矢印20で示す経路に沿って電
子電流Ieが流れ、pnpトランジスタQ1がオン状態とな
り、pnpトランジスタQ1のコレクタ電流に相当する正孔
電流Ihが矢印25で示す経路に沿って流れるものである。
しかしながら、この絶縁ゲート型バイポーラトランジ
スタでは第９図から明らかなようにpnpトランジスタQ1
とnpnトランジスタQ2とから形成される寄生サイリスタ
に起因するラッチアップ現象を生じることが一つの問題
となっている。すなわち素子を流れる電流密度が大きく
なると、ソース層の下の横方向抵抗による電圧降下が大
きくなるために、ｐ型ベース層とn+型ソース層との間の
接合が順バイアスされてサイリスタ動作に入ってしま
い、ゲート・ソース間バイアスを零にしても半導体素子
の電流をオフすることができなくなる。
スタでは第９図から明らかなようにpnpトランジスタQ1
とnpnトランジスタQ2とから形成される寄生サイリスタ
に起因するラッチアップ現象を生じることが一つの問題
となっている。すなわち素子を流れる電流密度が大きく
なると、ソース層の下の横方向抵抗による電圧降下が大
きくなるために、ｐ型ベース層とn+型ソース層との間の
接合が順バイアスされてサイリスタ動作に入ってしま
い、ゲート・ソース間バイアスを零にしても半導体素子
の電流をオフすることができなくなる。
これに対して種々の対策が試みられており、例えば特
開昭57−211773号公報に示されるものでは各セルについ
て第10図〜第12図のように構成している。
開昭57−211773号公報に示されるものでは各セルについ
て第10図〜第12図のように構成している。
第10図はこの素子の平面図の一部である第11図のＡ−
Ａ縦断面図であり、第12図は同様に第11図のＢ−Ｂ縦断
面図である。第10図〜第12図を参照してその作用を説明
する。
Ａ縦断面図であり、第12図は同様に第11図のＢ−Ｂ縦断
面図である。第10図〜第12図を参照してその作用を説明
する。
この素子構成においてゲート電極104にしきい値電圧
以上の電圧を印加し、p+層101とp+層105間を導通状態に
したとき、高電流状態ではn+層106,p+層105,n層102,p+
層101からなる寄生サイリスタを導通させ、この電流を
消去することが不可能となる。このラッチアップ現象を
阻止するため、ソース領域であるn+層106を抵抗性ソー
スアクセス領域106aを介してソース電流114に接続して
いる。ソースアクセス領域106aはソース領域のn+層106
と同時に同様の方法でp+層105内に形成されたn+型領域
であり、その形状はソース領域のn+層106から横方向に
伸びる突出部として第11図の如く櫛歯状に配置される。
これに対応して酸化膜110には、ソース電流114がソース
アクセス領域106aの端部のみと接触するように、コンタ
クトホール111が櫛歯状に形成されている。このように
形成されたソースアクセス領域106aの抵抗の大きさR1は
n+型領域の長さ対幅の寸法比によって決められ、接合を
導通させない様、p+層105の内部抵抗R2とpnpバイポーラ
トランジスタの電流利得との積より大きい値に設定され
ている。
以上の電圧を印加し、p+層101とp+層105間を導通状態に
したとき、高電流状態ではn+層106,p+層105,n層102,p+
層101からなる寄生サイリスタを導通させ、この電流を
消去することが不可能となる。このラッチアップ現象を
阻止するため、ソース領域であるn+層106を抵抗性ソー
スアクセス領域106aを介してソース電流114に接続して
いる。ソースアクセス領域106aはソース領域のn+層106
と同時に同様の方法でp+層105内に形成されたn+型領域
であり、その形状はソース領域のn+層106から横方向に
伸びる突出部として第11図の如く櫛歯状に配置される。
これに対応して酸化膜110には、ソース電流114がソース
アクセス領域106aの端部のみと接触するように、コンタ
クトホール111が櫛歯状に形成されている。このように
形成されたソースアクセス領域106aの抵抗の大きさR1は
n+型領域の長さ対幅の寸法比によって決められ、接合を
導通させない様、p+層105の内部抵抗R2とpnpバイポーラ
トランジスタの電流利得との積より大きい値に設定され
ている。
しかしながら、近年、素子の高集積化が進むにつれて
素子の微細化が要求されており、上述の櫛歯状にパター
ニングするものではラッチアップ現象を阻止することは
困難である。
素子の微細化が要求されており、上述の櫛歯状にパター
ニングするものではラッチアップ現象を阻止することは
困難である。
これは、現状の半導体製造のパターン転写精度（〜１
μｍ）を考えると、素子が微細化された場合、第11図に
示されたソースアクセス領域106aのパターンで所望の充
分に高い抵抗を得ることは困難であるからである。すな
わち、ソース電極114がソースアクセス領域106aの端部
のみと接触するように、酸化膜110を第11図の如く櫛歯
状にホトリソグラフィ工程においてパターニングする
際、アライメント精度が影響し、例えばソースアクセス
領域106aに対して横方向にずれた場合、第11図において
左右２つあるソースアクセス領域106aの抵抗値R1に不釣
合いが生じ、何れか一方の経路においてラッチアップ現
象を起こすことが考えられる。
μｍ）を考えると、素子が微細化された場合、第11図に
示されたソースアクセス領域106aのパターンで所望の充
分に高い抵抗を得ることは困難であるからである。すな
わち、ソース電極114がソースアクセス領域106aの端部
のみと接触するように、酸化膜110を第11図の如く櫛歯
状にホトリソグラフィ工程においてパターニングする
際、アライメント精度が影響し、例えばソースアクセス
領域106aに対して横方向にずれた場合、第11図において
左右２つあるソースアクセス領域106aの抵抗値R1に不釣
合いが生じ、何れか一方の経路においてラッチアップ現
象を起こすことが考えられる。
なお、アライメント精度を考慮して左右の抵抗値に不
釣合いが生じてもラッチアップ現象を阻止することがで
きるように、抵抗値を充分大きく設計しておくことも考
えられるが、このことはトランジスタの動作抵抗を高め
る結果となり、本質的な改善策とは言い難い。
釣合いが生じてもラッチアップ現象を阻止することがで
きるように、抵抗値を充分大きく設計しておくことも考
えられるが、このことはトランジスタの動作抵抗を高め
る結果となり、本質的な改善策とは言い難い。
本発明は上記問題に鑑みてなされたものであり、素子
が微細化されても、ラッチアップ現象を防止するための
ソース抵抗を良好に得ることができるパターンに形成さ
れた絶縁ゲート型バイポーラトランジスタを提供するこ
とを目的とする。
が微細化されても、ラッチアップ現象を防止するための
ソース抵抗を良好に得ることができるパターンに形成さ
れた絶縁ゲート型バイポーラトランジスタを提供するこ
とを目的とする。
上記目的を達成するために、本発明による絶縁ゲート
型バイポーラトランジスタは、 第１導電型の半導体基板と、 この基板上に形成された第２導電型の半導体層と、 この半導体層表面の複数領域に、前記半導体層表面に
接合が終端すべく形成された第１導電型のベース層と、 この複数あるベース層の各々のベース層表面におい
て、該ベース層の２つの終端に沿って各々間隔を残して
PN接合部が終端するように形成されるとともに、所定の
パターン形状を有して形成された第２導電型のソース層
と、 前記半導体層と前記ソース層との間の前記ベース層表
面の２つの前記間隔を各々チャネル領域として、この各
々のチャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 前記両チャネル領域間において、前記ソース層と接触
する第１接触部と、前記ベース層と接触する第２接触部
を有するソース電極とを備え、 前記ゲート電極への電圧印加による前記チャネル領域
の導通にて、前記第１接触部を介して前記ソース電極か
ら前記ソース層，前記チャネル領域を経て前記半導体層
へ至る第１キャリアの通路を形成するとともに、前記半
導体基板から前記半導体層，前記ベース層を経て前記第
２接触部を介して前記ソース電極へ至る第２キャリアの
通路を形成し、かつ、前記ソース層の有する所定のパタ
ーン形状によって、前記第２キャリアの流れにて前記ベ
ース層と前記ソース層との間に構成された前記PN接合が
導通するのを阻止するようにした絶縁ゲート型バイポー
ラトランジスタであって、 さらに、前記ソース層の有する所定のパターン形状
は、前記２つのチャネル領域に沿って伸びる互いに分離
した２つの第１部分と、該２つの第１部分を連結すると
共に前記ソース電極とは接触しておらず抵抗として機能
する第２部分と、前記ソース電極と接触しその有する長
さの中心より前記第１接触部へ向かって延在する第３部
分を有する形状であることを特徴としている。
型バイポーラトランジスタは、 第１導電型の半導体基板と、 この基板上に形成された第２導電型の半導体層と、 この半導体層表面の複数領域に、前記半導体層表面に
接合が終端すべく形成された第１導電型のベース層と、 この複数あるベース層の各々のベース層表面におい
て、該ベース層の２つの終端に沿って各々間隔を残して
PN接合部が終端するように形成されるとともに、所定の
パターン形状を有して形成された第２導電型のソース層
と、 前記半導体層と前記ソース層との間の前記ベース層表
面の２つの前記間隔を各々チャネル領域として、この各
々のチャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 前記両チャネル領域間において、前記ソース層と接触
する第１接触部と、前記ベース層と接触する第２接触部
を有するソース電極とを備え、 前記ゲート電極への電圧印加による前記チャネル領域
の導通にて、前記第１接触部を介して前記ソース電極か
ら前記ソース層，前記チャネル領域を経て前記半導体層
へ至る第１キャリアの通路を形成するとともに、前記半
導体基板から前記半導体層，前記ベース層を経て前記第
２接触部を介して前記ソース電極へ至る第２キャリアの
通路を形成し、かつ、前記ソース層の有する所定のパタ
ーン形状によって、前記第２キャリアの流れにて前記ベ
ース層と前記ソース層との間に構成された前記PN接合が
導通するのを阻止するようにした絶縁ゲート型バイポー
ラトランジスタであって、 さらに、前記ソース層の有する所定のパターン形状
は、前記２つのチャネル領域に沿って伸びる互いに分離
した２つの第１部分と、該２つの第１部分を連結すると
共に前記ソース電極とは接触しておらず抵抗として機能
する第２部分と、前記ソース電極と接触しその有する長
さの中心より前記第１接触部へ向かって延在する第３部
分を有する形状であることを特徴としている。
すなわち、第１接触部とチャネル領域間のソース層形
状により第１キャリアの通路の電気的抵抗値が規定さ
れ、ソース層とベース層との間に構成されたPN接合の導
通が阻止される条件が満足される。従って、このPN接合
において順バイアスとなることが強制的に阻止されるた
めに、ラッチアップ現象を生じ難くさせることができ
る。
状により第１キャリアの通路の電気的抵抗値が規定さ
れ、ソース層とベース層との間に構成されたPN接合の導
通が阻止される条件が満足される。従って、このPN接合
において順バイアスとなることが強制的に阻止されるた
めに、ラッチアップ現象を生じ難くさせることができ
る。
このとき、前記条件はソース層のパターン形状にて満
足されるため、最適なソース抵抗、すなわち第１キャリ
ア通路の電気的抵抗値が容易に設定できる。
足されるため、最適なソース抵抗、すなわち第１キャリ
ア通路の電気的抵抗値が容易に設定できる。
さらに、このソース層のパターン形状は、２つあるチ
ャネル領域に沿って伸びる各々のソース層領域間を連結
し、この連結する領域の有する長さの中心より前記第１
接触部へ向かって延在する形状であるために、ホトリソ
グラフィ工程におけるアライメント精度の影響により前
記第１接触部位値が多少ずれたとしても、上述の最適な
ソース抵抗は少なくともこの２つあるチャネル領域に沿
って伸びる各々のソース層領域間を連結する領域、即
ち、上記第２部分により確保することができる。
ャネル領域に沿って伸びる各々のソース層領域間を連結
し、この連結する領域の有する長さの中心より前記第１
接触部へ向かって延在する形状であるために、ホトリソ
グラフィ工程におけるアライメント精度の影響により前
記第１接触部位値が多少ずれたとしても、上述の最適な
ソース抵抗は少なくともこの２つあるチャネル領域に沿
って伸びる各々のソース層領域間を連結する領域、即
ち、上記第２部分により確保することができる。
従って、本発明の絶縁ゲート型バイポーラトランジス
タによれば、素子が微細化されても、ラッチアップ現象
を防止するためのソース抵抗を良好に得ることができる
という優れた効果が奏せられる。
タによれば、素子が微細化されても、ラッチアップ現象
を防止するためのソース抵抗を良好に得ることができる
という優れた効果が奏せられる。
以下、本発明を図に示す実施例に基づいて説明する。
第１図〜第３図は、本発明第１実施例の絶縁ゲート型
バイポーラトランジスタであり、第１図はその平面図、
第２図は第１図におけるＡ−Ａ断面図、第３図は第１図
におけるＢ−Ｂ断面図である。なお、第８図，第９図と
対応する部分には同一符号が付してある。
バイポーラトランジスタであり、第１図はその平面図、
第２図は第１図におけるＡ−Ａ断面図、第３図は第１図
におけるＢ−Ｂ断面図である。なお、第８図，第９図と
対応する部分には同一符号が付してある。
以下、これを製造工程に従って説明する。
まず、半導体基板であるp+型シリコン基板を用意し、
これにエピタキシャル成長により低不純物濃度で比抵抗
30〔Ω−cm〕の半導体層であるn-型層を約100〔μｍ〕
形成する。これらのp+型シリコン基板およびn-型層によ
り、各々p+型ドレイン層1,n-型ドレイン層２が形成され
る。次に、このn-型ドレイン層２の表面を酸化してゲー
ト酸化膜３を形成し、その上に約5000〔Å〕のポリシリ
コン膜によるゲート電極４を形成する。この後、ゲート
電極４をマスクとしてボロンを約３〔μｍ〕拡散してｐ
型ベース層５を形成する。
これにエピタキシャル成長により低不純物濃度で比抵抗
30〔Ω−cm〕の半導体層であるn-型層を約100〔μｍ〕
形成する。これらのp+型シリコン基板およびn-型層によ
り、各々p+型ドレイン層1,n-型ドレイン層２が形成され
る。次に、このn-型ドレイン層２の表面を酸化してゲー
ト酸化膜３を形成し、その上に約5000〔Å〕のポリシリ
コン膜によるゲート電極４を形成する。この後、ゲート
電極４をマスクとしてボロンを約３〔μｍ〕拡散してｐ
型ベース層５を形成する。
次いで、隣合うゲート電極４による窓の中央部を、第
１図に示すようにn+型ソース層６を形成予定位置にＴ字
型に開口する形状にパターニングされた図示しないレジ
スト膜で覆い、このレジスト膜とゲート電極４をマスク
としてソース層６の形成のためのリンイオン注入を行
い、充分な熱処理を施してn+型ソース層６を形成する。
そして、ｐ型ベース層５とn+型ソース層６がゲート電極
４による共通のマスクにより位置決めされる、いわゆる
DSA技術（Diffusion Self Alignment）によりチャネル
７が形成される。その後、上記酸化膜をエッチングした
後、CVDにより酸化膜を堆積し、ｐ型ベース層５およびn
+型ソース層６の各々の領域50,60に開口する形状にエッ
チングすることにより所定パターンのコンタクトホール
11を有する層間絶縁膜10が形成される。
１図に示すようにn+型ソース層６を形成予定位置にＴ字
型に開口する形状にパターニングされた図示しないレジ
スト膜で覆い、このレジスト膜とゲート電極４をマスク
としてソース層６の形成のためのリンイオン注入を行
い、充分な熱処理を施してn+型ソース層６を形成する。
そして、ｐ型ベース層５とn+型ソース層６がゲート電極
４による共通のマスクにより位置決めされる、いわゆる
DSA技術（Diffusion Self Alignment）によりチャネル
７が形成される。その後、上記酸化膜をエッチングした
後、CVDにより酸化膜を堆積し、ｐ型ベース層５およびn
+型ソース層６の各々の領域50,60に開口する形状にエッ
チングすることにより所定パターンのコンタクトホール
11を有する層間絶縁膜10が形成される。
さらにアルミ膜の蒸着、パターニングによりソース電
極14を形成する。このとき上述のコンタクトホール11を
介して、ソース電極14はｐ型ベース層５およびn+型ソー
ス層６と各々領域50,60にて電気的接続される。最後に
基板の裏面，すなわちp+型ドレイン層１の背面に金属膜
の蒸着によりドレイン電極15を形成して、本実施例の絶
縁ゲート型バイポーラトランジスタが製造される。
極14を形成する。このとき上述のコンタクトホール11を
介して、ソース電極14はｐ型ベース層５およびn+型ソー
ス層６と各々領域50,60にて電気的接続される。最後に
基板の裏面，すなわちp+型ドレイン層１の背面に金属膜
の蒸着によりドレイン電極15を形成して、本実施例の絶
縁ゲート型バイポーラトランジスタが製造される。
ここで、n+型ソース層６の横方向抵抗（第1,2図中のR
1）は次式に基づいて設計されている。
1）は次式に基づいて設計されている。
R1≧Ｋ・R2 ……（１） なお、（１）式において、R2はｐ型ベース層５の抵抗
である。また、Ｋは矢印20で示される電子の流れによる
電子電流Ieと、矢印25で印される正孔の流れによる正孔
電流Ihの比、すなわち電流比であり、以下に表されるも
のである。
である。また、Ｋは矢印20で示される電子の流れによる
電子電流Ieと、矢印25で印される正孔の流れによる正孔
電流Ihの比、すなわち電流比であり、以下に表されるも
のである。
Ｋ＝Ih/Ie ……（２） このＫはn-型ドレイン層２とp+型ドレイン層１がつく
るpn接合面における正孔の注入効率とn-型ドレイン層２
中における正孔の輸送効率で決定され、竪型に形成され
るpnpトランジスタQ1の直流電流増幅率hFEに相当する。
るpn接合面における正孔の注入効率とn-型ドレイン層２
中における正孔の輸送効率で決定され、竪型に形成され
るpnpトランジスタQ1の直流電流増幅率hFEに相当する。
このようにn+型ソース層６の横方向抵抗R1を設計する
ことにより、電子電流Ieの強さにかかわらず、寄生的に
構成されるnpnトランジスタQ2は順バイアスされること
がなくなり、ｐ型ベース層５とn+型ソース層６との間の
接合が順バイアスされることに起因したラッチアップ現
象が防止されることになる。
ことにより、電子電流Ieの強さにかかわらず、寄生的に
構成されるnpnトランジスタQ2は順バイアスされること
がなくなり、ｐ型ベース層５とn+型ソース層６との間の
接合が順バイアスされることに起因したラッチアップ現
象が防止されることになる。
そして、（１）式を満足するのに十分大きい値のソー
ス抵抗R1をシート抵抗値の小さいソース層で実現するた
めに、第１図，第２図に示す様にn+型ソース層６を形成
している。すなわち、n+型ソース層６とソース電極14の
コンタクト領域（以下ソースコンタクト部とする）60か
らチャネル７までの通路長をＴ字状に曲げて長くとり、
一方、ｐ型ベース層５とソース電極14のコンタクト領域
（以下ベースコンタクト部とする）50からチャネル７ま
での通路長は短くした構造としてある。この結果、チャ
ネル７とソースコンタクト部60の間はＴ字状の幅の狭く
長い拡散領域，すなわちn+型ソース層６の領域62（本発
明の第２部分及び第３部分に相当）で接続されることに
なり、その抵抗値であるソース抵抗R1をより大きくする
ことができる。一方、ベースコンタクト部50は、第２
図，第３図に示す様に、広く、チャネル７の近くまで伸
びており、ベース抵抗R2は小さいものとなっている。
ス抵抗R1をシート抵抗値の小さいソース層で実現するた
めに、第１図，第２図に示す様にn+型ソース層６を形成
している。すなわち、n+型ソース層６とソース電極14の
コンタクト領域（以下ソースコンタクト部とする）60か
らチャネル７までの通路長をＴ字状に曲げて長くとり、
一方、ｐ型ベース層５とソース電極14のコンタクト領域
（以下ベースコンタクト部とする）50からチャネル７ま
での通路長は短くした構造としてある。この結果、チャ
ネル７とソースコンタクト部60の間はＴ字状の幅の狭く
長い拡散領域，すなわちn+型ソース層６の領域62（本発
明の第２部分及び第３部分に相当）で接続されることに
なり、その抵抗値であるソース抵抗R1をより大きくする
ことができる。一方、ベースコンタクト部50は、第２
図，第３図に示す様に、広く、チャネル７の近くまで伸
びており、ベース抵抗R2は小さいものとなっている。
従って、第１図図示の本実施例では、ソース領域６の
パターン設計により（１）式を満足する最適のソース抵
抗R1の値を与えることができ、さらにベース抵抗R2は小
さいので、矢印25で示す正孔電流がベース抵抗R2を流れ
る時に生じる電圧降下は小さく押さえることができる。
すなわち、絶縁ゲート型バイポーラトランジスタのラッ
チアップ現象の発生を抑制するとともに、オン抵抗を小
さくすることができる。
パターン設計により（１）式を満足する最適のソース抵
抗R1の値を与えることができ、さらにベース抵抗R2は小
さいので、矢印25で示す正孔電流がベース抵抗R2を流れ
る時に生じる電圧降下は小さく押さえることができる。
すなわち、絶縁ゲート型バイポーラトランジスタのラッ
チアップ現象の発生を抑制するとともに、オン抵抗を小
さくすることができる。
さらに、第10図〜第12図に示すものでは、層間絶縁膜
110に形成されたコンタクトホール111のパターニングを
行うためのホトリソグラフィ工程時に、そのアライメン
ト精度により隣合う２つの電子電流経路においてそのコ
ンタクト位置がずれ、それにより左右２つあるソースア
クセス領域106aの抵抗値R1に不釣合いが生じ、何れか一
方の経路においてラッチアップ現象を誘発することがあ
るが、本実施例の如くＴ字状にn+型ソース層６の領域62
を形成すれば、アライメント精度によりコンタクトホー
ル11の開口位置が左右にずれても、隣合う２つの電子電
流経路20においてその通路長がずれることはなく、ソー
ス電極14に対するソースコンタクト部60の一がずれるだ
けであり、左右２つある電子電流経路20においてn+型ソ
ース層６の抵抗値自体には変化がないのでn+型ソース層
６の抵抗値に不釣合いを生じることはない。このように
左右の抵抗値のずれは原理的に起こらないため抵抗値を
最小値で設計できることとなり、素子の集積度を高める
上で有利となる。
110に形成されたコンタクトホール111のパターニングを
行うためのホトリソグラフィ工程時に、そのアライメン
ト精度により隣合う２つの電子電流経路においてそのコ
ンタクト位置がずれ、それにより左右２つあるソースア
クセス領域106aの抵抗値R1に不釣合いが生じ、何れか一
方の経路においてラッチアップ現象を誘発することがあ
るが、本実施例の如くＴ字状にn+型ソース層６の領域62
を形成すれば、アライメント精度によりコンタクトホー
ル11の開口位置が左右にずれても、隣合う２つの電子電
流経路20においてその通路長がずれることはなく、ソー
ス電極14に対するソースコンタクト部60の一がずれるだ
けであり、左右２つある電子電流経路20においてn+型ソ
ース層６の抵抗値自体には変化がないのでn+型ソース層
６の抵抗値に不釣合いを生じることはない。このように
左右の抵抗値のずれは原理的に起こらないため抵抗値を
最小値で設計できることとなり、素子の集積度を高める
上で有利となる。
なお、第１図において縦方向にずれる場合が考えられ
るが、この場合Ｔ字状に形成しているn+型ソース層６の
Ｔ字の傘の部分で必要十分な抵抗値を確保できるよう
に、n+型ソース層６の形状，不純物濃度を設定するよう
にすれば、その影響は回避できる。即ち、縦方向にずれ
る場合はn+型ソース層６の抵抗値に多少不釣合が生じる
が、これはＴ字のソースコンタクト部60へ向けて延在し
た部分の抵抗値が変化するだけであり、Ｔ字の傘の部分
の抵抗値は変化しないので、その傘の部分における抵抗
値を、延在した部分における抵抗値よりも十分大きくな
るように設定することにより、全体の抵抗値に対する変
化分の抵抗値の比を小さくすることができるので、その
影響を低減できる。
るが、この場合Ｔ字状に形成しているn+型ソース層６の
Ｔ字の傘の部分で必要十分な抵抗値を確保できるよう
に、n+型ソース層６の形状，不純物濃度を設定するよう
にすれば、その影響は回避できる。即ち、縦方向にずれ
る場合はn+型ソース層６の抵抗値に多少不釣合が生じる
が、これはＴ字のソースコンタクト部60へ向けて延在し
た部分の抵抗値が変化するだけであり、Ｔ字の傘の部分
の抵抗値は変化しないので、その傘の部分における抵抗
値を、延在した部分における抵抗値よりも十分大きくな
るように設定することにより、全体の抵抗値に対する変
化分の抵抗値の比を小さくすることができるので、その
影響を低減できる。
次に、本発明第２実施例について説明する。
第４図〜第６図は、本発明第２実施例の絶縁ゲート型
バイポーラトランジスタであり、第４図はその平面図、
第５図は第４図におけるＡ−Ａ断面図、第６図は第４図
におけるＢ−Ｂ断面図である。なお、上記第１実施例と
対応する部分には同一符号が付してある。
バイポーラトランジスタであり、第４図はその平面図、
第５図は第４図におけるＡ−Ａ断面図、第６図は第４図
におけるＢ−Ｂ断面図である。なお、上記第１実施例と
対応する部分には同一符号が付してある。
本実施例は、n+型ソース層６のソースコンタクト部60
およびチャネル７に沿ってｐ型ベース層５内を伸びてい
る領域61（本発明の第１部分に相当）に、選択的に、n+
型ソース層６形成後に再びｎ型不純物を高濃度に拡散し
たものである。
およびチャネル７に沿ってｐ型ベース層５内を伸びてい
る領域61（本発明の第１部分に相当）に、選択的に、n+
型ソース層６形成後に再びｎ型不純物を高濃度に拡散し
たものである。
ソースコンタクト部60をさらに高不純物濃度とするこ
とにより、n+型ソース層６とソース電極14とのコンタク
ト抵抗を低減することができる。
とにより、n+型ソース層６とソース電極14とのコンタク
ト抵抗を低減することができる。
また、チャネル７に沿ってｐ型ベース層５内を伸びて
いる領域61をさらに高不純物濃度とすることにより、n+
型ソース層６内を流れる電子電流の流れ20は、n+型ソー
ス層６のＴ字領域62を流れた後、高濃度とされた領域61
に突入して領域61内をチャネル７に沿って広く拡がるこ
ととなる。それにより、ゲート電極４に沿って形成され
るチャネル７全域が電子電流通路として使用されること
となり、より多くの電子をn-型ベース層２へ導くことが
でき、より大きな正孔電流を流すことができ、また、動
作抵抗を低減できる。また、素子領域全域を有効に使用
することができ、素子の外形サイズを小さくでき、コス
トダウンが可能になる。
いる領域61をさらに高不純物濃度とすることにより、n+
型ソース層６内を流れる電子電流の流れ20は、n+型ソー
ス層６のＴ字領域62を流れた後、高濃度とされた領域61
に突入して領域61内をチャネル７に沿って広く拡がるこ
ととなる。それにより、ゲート電極４に沿って形成され
るチャネル７全域が電子電流通路として使用されること
となり、より多くの電子をn-型ベース層２へ導くことが
でき、より大きな正孔電流を流すことができ、また、動
作抵抗を低減できる。また、素子領域全域を有効に使用
することができ、素子の外形サイズを小さくでき、コス
トダウンが可能になる。
さらに本実施例では、ｐ型ベース層５のベースコンタ
クト部50においても、ソースコンタクト部60同様、ｐ型
不純物を高濃度に拡散してさらに高不純物濃度とするこ
とにより、ｐ型ベース層５とソース電極14とのコンタク
ト抵抗を低減させている。
クト部50においても、ソースコンタクト部60同様、ｐ型
不純物を高濃度に拡散してさらに高不純物濃度とするこ
とにより、ｐ型ベース層５とソース電極14とのコンタク
ト抵抗を低減させている。
なお、上述した第1,第２実施例ではn+型ソース層６の
抵抗成分として使用するソースコンタクト部60からチャ
ネル７に沿って伸びている領域61までの領域62をＴ字形
状とするものであったが、これに限るものではなく、チ
ャネル７に沿って伸びている隣合う領域61を連結し、こ
の連結した領域の中心よりソースコンタクト部60へ向か
って延在する形状であればよく、例えば第７図の本発明
第３実施例に示すように、十字形状とするようにしても
よい。なお、このものは図において縦方向に配置された
各セルにおいて、アライメント精度の影響によりソース
電極14のコンタクトホール11開口位置が縦方向にずれた
としても、隣合うセルにおいてその影響を吸収しあうこ
とができる。
抵抗成分として使用するソースコンタクト部60からチャ
ネル７に沿って伸びている領域61までの領域62をＴ字形
状とするものであったが、これに限るものではなく、チ
ャネル７に沿って伸びている隣合う領域61を連結し、こ
の連結した領域の中心よりソースコンタクト部60へ向か
って延在する形状であればよく、例えば第７図の本発明
第３実施例に示すように、十字形状とするようにしても
よい。なお、このものは図において縦方向に配置された
各セルにおいて、アライメント精度の影響によりソース
電極14のコンタクトホール11開口位置が縦方向にずれた
としても、隣合うセルにおいてその影響を吸収しあうこ
とができる。
第１図は本発明第１実施例の絶縁ゲート型バイポーラト
ランジスタの平面図、 第２図は第１図に示すもののＡ−Ａ断面図、 第３図は第１図に示すもののＢ−Ｂ断面図、 第４図は本発明第２実施例の絶縁ゲート型バイポーラト
ランジスタの平面図、 第５図は第２図に示すもののＡ−Ａ断面図、 第６図は第２図に示すもののＢ−Ｂ断面図、 第７図は本発明第３実施例の絶縁ゲート型バイポーラト
ランジスタの平面図、 第８図は絶縁ゲート型バイポーラトランジスタの構造を
示す縦断面図、 第９図は第８図に示すものの等価回路図、 第10図は従来の絶縁ゲート型バイポーラトランジスタの
縦断面図を示し、第11図に示すもののＡ−Ａ断面図、 第11図は従来の絶縁ゲート型バイポーラトランジスタの
平面図、 第12図は第11図に示すもののＢ−Ｂ断面図である。 １……p+型ドレイン層,2……n-型ドレイン層,3……ゲー
ト酸化膜,4……ゲート電極,5……ｐ型ベース層,6……n+
型ソース層,7……チャネル領域,10……層間絶縁膜,11…
…コンタクトホール,14……ソース電極,15……ドレイン
電極,R1……n+型ソース層６の抵抗値,R2……ｐ型ベース
層５の抵抗値。
ランジスタの平面図、 第２図は第１図に示すもののＡ−Ａ断面図、 第３図は第１図に示すもののＢ−Ｂ断面図、 第４図は本発明第２実施例の絶縁ゲート型バイポーラト
ランジスタの平面図、 第５図は第２図に示すもののＡ−Ａ断面図、 第６図は第２図に示すもののＢ−Ｂ断面図、 第７図は本発明第３実施例の絶縁ゲート型バイポーラト
ランジスタの平面図、 第８図は絶縁ゲート型バイポーラトランジスタの構造を
示す縦断面図、 第９図は第８図に示すものの等価回路図、 第10図は従来の絶縁ゲート型バイポーラトランジスタの
縦断面図を示し、第11図に示すもののＡ−Ａ断面図、 第11図は従来の絶縁ゲート型バイポーラトランジスタの
平面図、 第12図は第11図に示すもののＢ−Ｂ断面図である。 １……p+型ドレイン層,2……n-型ドレイン層,3……ゲー
ト酸化膜,4……ゲート電極,5……ｐ型ベース層,6……n+
型ソース層,7……チャネル領域,10……層間絶縁膜,11…
…コンタクトホール,14……ソース電極,15……ドレイン
電極,R1……n+型ソース層６の抵抗値,R2……ｐ型ベース
層５の抵抗値。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−289871（ＪＰ，Ａ) 特開 昭63−50071（ＪＰ，Ａ) 特開 昭59−231860（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１導電型の半導体基板と、 この基板上に形成された第２導電型の半導体層と、 この半導体層表面の複数領域に、前記半導体層表面に接
合が終端すべく形成された第１導電型のベース層と、 この複数あるベース層の各々のベース層表面において、
該ベース層の２つの終端に沿って各々間隔を残してPN接
合部が終端するように形成されるとともに、所定のパタ
ーン形状を有して形成された第２導電型のソース層と、 前記半導体層と前記ソース層との間の前記ベース層表面
の２つの前記間隔を各々チャネル領域として、この各々
のチャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記２つのチャネル領域間において、前記ソース層と接
触する第１接触部と、前記ベース層と接触する第２接続
部を有するソース電極とを備え、 前記ゲート電極への電圧印加による前記チャネル領域の
導通にて、前記第１接触部を介して前記ソース電極から
前記ソース層、前記チャネル領域を経て前記半導体層へ
至る第１キャリアの通路を形成するとともに、前記半導
体基板から前記半導体層、前記ベース層を経て前記第２
接触部を介して前記ソース電極へ至る第２キャリアの通
路を形成し、かつ、前記ソース層の有する所定のパター
ン形状によって、前記第２キャリアの流れにて前記ベー
ス層と前記ソース層との間に構成された前記PN接合が導
通するのを阻止するようにした絶縁ゲート型バイポーラ
トランジスタであって、 前記ソース層の有する所定のパターン形状は、前記２つ
のチャネル領域に沿って伸びる互いに分離した２つの第
１部分と、該２つの第１部分を連結すると共に前記ソー
ス電極とは接触しておらず抵抗として機能する第２部分
と、前記ソース電極と接触しその有する長さの中心より
前記第１接触部へ向かって延在する第３部分を有する形
状であることを特徴とする絶縁ゲート型バイポーラトラ
ンジスタ。 - 【請求項２】前記ソース層の前記第１部分は、他のソー
ス層領域に比して高不純物濃度に形成されていることを
特徴とする請求項１記載の絶縁ゲート型バイポーラトラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115578A JP2536302B2 (ja) | 1990-04-30 | 1990-04-30 | 絶縁ゲ―ト型バイポ―ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115578A JP2536302B2 (ja) | 1990-04-30 | 1990-04-30 | 絶縁ゲ―ト型バイポ―ラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0411780A JPH0411780A (ja) | 1992-01-16 |
| JP2536302B2 true JP2536302B2 (ja) | 1996-09-18 |
Family
ID=14666053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2115578A Expired - Lifetime JP2536302B2 (ja) | 1990-04-30 | 1990-04-30 | 絶縁ゲ―ト型バイポ―ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536302B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654562A (en) * | 1995-03-03 | 1997-08-05 | Motorola, Inc. | Latch resistant insulated gate semiconductor device |
| JP3209091B2 (ja) * | 1996-05-30 | 2001-09-17 | 富士電機株式会社 | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 |
| KR100333797B1 (ko) * | 1998-01-22 | 2002-04-26 | 다니구찌 이찌로오, 기타오카 다카시 | 절연 게이트형 바이폴라 반도체 장치 |
| US6437419B1 (en) * | 1999-11-29 | 2002-08-20 | Fairchild Semiconductor Corporation | Emitter ballast resistor with enhanced body effect to improve the short circuit withstand capability of power devices |
| DE112013002518B4 (de) * | 2012-05-15 | 2018-01-11 | Mitsubishi Electric Corporation | Halbleiterbauteil und Verfahren zu dessen Herstellung |
| JP6234606B2 (ja) * | 2014-10-20 | 2017-11-22 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2507820A1 (fr) * | 1981-06-16 | 1982-12-17 | Thomson Csf | Transistor bipolaire a commande par effet de champ au moyen d'une grille isolee |
| JPS59231860A (ja) * | 1983-06-14 | 1984-12-26 | Toshiba Corp | 二重拡散形絶縁ゲ−ト電界効果トランジスタ |
| JPH07123165B2 (ja) * | 1986-08-19 | 1995-12-25 | 松下電子工業株式会社 | 縦型ｍｏｓ電界効果トランジスタ |
| JPS63289871A (ja) * | 1987-05-21 | 1988-11-28 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-04-30 JP JP2115578A patent/JP2536302B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0411780A (ja) | 1992-01-16 |
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