JPS6350071A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents

縦型ｍｏｓ電界効果トランジスタ

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JPS6350071A
JPS6350071A JP61194483A JP19448386A JPS6350071A JP S6350071 A JPS6350071 A JP S6350071A JP 61194483 A JP61194483 A JP 61194483A JP 19448386 A JP19448386 A JP 19448386A JP S6350071 A JPS6350071 A JP S6350071A
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JP
Japan
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electrode
region
mesh
channel
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JP61194483A
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Inventor
Isamu Kawashima
勇 川島
Kazuyoshi Kitamura
北村　一芳
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Panasonic Holdings Corp
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Matsushita Electronics Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積度の高い、かつ効率のよい縦型ＭＯＳ電
界効果トランジスタに関するものである。
従来の技術 第２図（ａ）　（ｂ）に従来の縦型ＭＯ３電界効果トラ
ンジスタ（以下、パワーＭＯＳＦＥＴと略す。）の平面
図及び断面図を示した。第２図に示すように、ドレイン
領域となる半導体基板１にチャンネル用Ｐ型領域２を形
成し、さらにソース用Ｎ＋型領域３をストライプ状に形
成する。さらにＵ溝を形成し、ゲート酸化膜４を生成す
る。そして、ソース電極で、チャンネル用Ｐ型領域２と
ソース用Ｎ＋型領域３を短絡するため電極形成用窓５を
ソース用Ｎ＋型領域３より広く形成し、そののちゲート
用電極６．ソース用電極７及びドレイン用電極８を形成
する。
発明が解決しようとする問題点 パワーＭＯ３ＦＥＴは、ソース電極において、ソース領
域とチャンネル領域を同電位に保つため、双方を短絡す
る必要がある。又、マスク合せのずれを考慮し、従来は
電極形成用窓形成をソース領域よりかなり広くする必要
があり、集積化には限界が生じていた。本発明は、この
問題点を解決するため、ソース領域の形状を改善したも
のである。
問題点を解決するための手段 本発明は、チャンネル用拡散領域内に、ソース領域を網
目状に形成し、かつ同ソース領域と前記チャンネル用拡
散領域とをソース電極によって短絡したものである。
作用 ソース領域を網目状にすることにより、網目状寸法幅と
同じ幅以下で電極形成用の窓形成が可能であり、このた
め集積度の向上が得られる。また集積度向上により、チ
ャンネル抵抗が低減され、オン時の抵抗の低減、増幅率
の増大等の性能向上が可能となる。
実施例 第１図（ａ）　（ｂ）に本発明の実施例として、Ｎチャ
ンネル型パワーＭＯＳＦＥＴの平面図及び断面図を示し
た。第１図に示すように、ドレイン領域となる半導体基
板１に、チャンネル用Ｐ型領域２を形成し、そののちに
ソース用Ｎ＋型領域３を、平面的に、随所にチャンネル
用拡散領域２が表面に現れるように、網目状に形成する
。さらにＵ溝を形成し、ゲート酸化膜４を形成する。そ
してソース電極において、チャンネル用Ｐ型領域２と網
目状のソース用Ｎ＋型領域３とを短絡するため、電極形
成用の窓５を、網目状のソース用Ｎ＋型領域の網目の幅
と同じ幅で形成し、そののちに、ゲート用電極６．ソー
ス用電極７及びドレイン用電極８を形成する。このよう
にして得られたパワーＭＯ３ＦＥＴは、従来例でパター
ンピッチが３３μｍあったものを、２５μｍにすること
ができ、集積度が向上される。このためチャンネル抵抗
が低減され、チップサイズで従来の７５％になる。
発明の効果 以上実施例で説明したとおり、ソース用Ｎ＋型領域を網
目状にすることにより、パターンピッチを顕著に縮小す
ることができ、集積度の向上によりチップ縮小やオン抵
抗の低減が可能になった。
【図面の簡単な説明】
第１図（ａ）は本発明によるパワーＭＯ３ＦＥＴの平面
図、第１図（ｂ）は本発明によるパワーＭＯＳＦＥＴの
断面図、第２図（ａ）は従来のパワーＭＯＳＦＥＴの平
面図、第２図（ｂ）は従来のパワーＭＯＳＦＥＴの断面
図である。 １・・・・・・ドレイン領域となるＮ型基板、２・・・
・・・チャンネル用Ｐ＋型領域、３・・・・・・ソース
用Ｎ＋型領域、４・・・・・・ゲート酸化膜、５・・・
・・・電極形成用の窓、６・・・・・・ゲート用電極、
７・・・・・・ソース用電極、８・・・・・・ドレイン
用電極。 代理人の氏名　弁理士　中尾敏男　ほか１名＝　　４　
− 第１図

Claims (1)

    【特許請求の範囲】
  1. チャンネル用拡散領域内に、ソース領域を網目状に形成
    し、かつ同ソース領域と前記チャンネル用拡散領域とを
    ソース電極によって短絡したことを特徴とする縦型ＭＯ
    Ｓ電界効果トランジスタ。
JP61194483A 1986-08-19 1986-08-19 縦型ｍｏｓ電界効果トランジスタ Expired - Lifetime JPH07123165B2 (ja)

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JP61194483A JPH07123165B2 (ja) 1986-08-19 1986-08-19 縦型ｍｏｓ電界効果トランジスタ

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JP61194483A JPH07123165B2 (ja) 1986-08-19 1986-08-19 縦型ｍｏｓ電界効果トランジスタ

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JPS6350071A true JPS6350071A (ja) 1988-03-02
JPH07123165B2 JPH07123165B2 (ja) 1995-12-25

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JPS5222482A (en) * 1975-08-11 1977-02-19 Westinghouse Electric Corp Vmost transistor

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JPH07123165B2 (ja) 1995-12-25

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