JPS6258683A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS6258683A JPS6258683A JP19808185A JP19808185A JPS6258683A JP S6258683 A JPS6258683 A JP S6258683A JP 19808185 A JP19808185 A JP 19808185A JP 19808185 A JP19808185 A JP 19808185A JP S6258683 A JPS6258683 A JP S6258683A
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- 239000012535 impurity Substances 0.000 claims abstract description 30
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- 230000005684 electric field Effects 0.000 abstract description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電界効果トランジスタ（以下、ＦＥＴと配り）
の中でも、特に高周波電力用の２小拡散！ＭＯ８−ＦＥ
Ｔに関づる。
の中でも、特に高周波電力用の２小拡散！ＭＯ８−ＦＥ
Ｔに関づる。
従来の技術
従来、高周波雷り用の分野はバイポーラトランジスタ等
がその主流であったが、近年ＭＯ８−Ｆ［王が熱的安定
性及び混変調特性が優れている笠の特徴によりその用途
を広げつつある。ＭＯＳ−ＦＥＴを高周波電力用として
用いる場合には、十分に高い耐圧及び高い相互コンタク
タンスが必要であり、この様な要求を満たづ構造として
２重拡散型ＭＯ８−ＦＥＴが提案されている。２重拡散
型ＭＯ８−ＦＥＴは、チャンネル長が拡散の差によって
形成されるため１μｍ以下の短か、いチャンネル長を実
現でさると共に、耐圧等もチャンネル領域の濃度の選択
によりＭＯＳ−ＬＳＩ等に用いられる通常のラテラルＭ
Ｏ８−ＦＥＴに比べて比較的高く設定し易い等の利点を
有する。しかしながら、高周波電力用の分野では、ゲー
ト・ドレイン間容量（以下、Ｃａｄと記す）、ゲート・
ソース間容量（以下Ｃ（Ｉｓと記す）及びドレイン・ソ
ース間室ｆｆ１（以下Ｃｄｓと記す）が小さく、しかも
耐圧だけでなく、大きなドレイン電流を取り出す必要が
ある。２重拡散型ＭＯ８−ＦＥＴは、一般にゲート電極
とドレイン領域及びソース領域との重なり部分の面積が
広＜Ｃｇｄ及びＣ（Ｉｓが大きいため、高周波（特にＩ
ＧＨｚ以上の周波数）でのゲインが低く、しかもインピ
ーダンスの低下が著しい等の問題があり、Ｃｇｄ等を小
さくするためにドレイン側の濃度を低下させるとドレイ
ン電流が小さくなるなど、高周波化及び大電力化に問題
があった。
がその主流であったが、近年ＭＯ８−Ｆ［王が熱的安定
性及び混変調特性が優れている笠の特徴によりその用途
を広げつつある。ＭＯＳ−ＦＥＴを高周波電力用として
用いる場合には、十分に高い耐圧及び高い相互コンタク
タンスが必要であり、この様な要求を満たづ構造として
２重拡散型ＭＯ８−ＦＥＴが提案されている。２重拡散
型ＭＯ８−ＦＥＴは、チャンネル長が拡散の差によって
形成されるため１μｍ以下の短か、いチャンネル長を実
現でさると共に、耐圧等もチャンネル領域の濃度の選択
によりＭＯＳ−ＬＳＩ等に用いられる通常のラテラルＭ
Ｏ８−ＦＥＴに比べて比較的高く設定し易い等の利点を
有する。しかしながら、高周波電力用の分野では、ゲー
ト・ドレイン間容量（以下、Ｃａｄと記す）、ゲート・
ソース間容量（以下Ｃ（Ｉｓと記す）及びドレイン・ソ
ース間室ｆｆ１（以下Ｃｄｓと記す）が小さく、しかも
耐圧だけでなく、大きなドレイン電流を取り出す必要が
ある。２重拡散型ＭＯ８−ＦＥＴは、一般にゲート電極
とドレイン領域及びソース領域との重なり部分の面積が
広＜Ｃｇｄ及びＣ（Ｉｓが大きいため、高周波（特にＩ
ＧＨｚ以上の周波数）でのゲインが低く、しかもインピ
ーダンスの低下が著しい等の問題があり、Ｃｇｄ等を小
さくするためにドレイン側の濃度を低下させるとドレイ
ン電流が小さくなるなど、高周波化及び大電力化に問題
があった。
第４図は従来の２ｆｆｉ拡散型ＭＯ３−ＦＥＴの断面構
造図である。第４図において、不純物１１１度が１Ｘ１
０”／ｃｓｌ程度のＰ−型半導体基板１の主面上には、
基板より高不純物濃度のＰ型のチャンネル形成領域２及
びＮ＋型のソース領域３が同一拡散窓からの２重拡散に
よりそれぞれ形成され、ソース電極４に接続されている
。２重拡散型ＭＯ８−ＦＥＴのチャンネルは、５０ｎｎ
〜７０ｎｎ４！ｉ！度の薄いゲート酸化膜を介してゲ
ート電極５の直下のチャンネル形成領域２の表面に発生
する。Ｎ１型で不純物濃度が１ｘ１０’／ｃａｔ程度と
高濃度の第１ドレイン領域６とＰ型のチャンネル形成領
域２の間には、Ｎ−型で第１ドレイン領域６よりも低不
純物濃度の低１１度領域７が形成されている。第１ドレ
イン領域６には、ドレイン電極８が接続されて外部に引
き出される。第４図において、Ｓ、Ｄ、Ｇはそれぞれソ
ース端子、ドレイン端子、ゲート端子を示している。第
４図に示した従来例は、バイアス電圧により空乏化し易
い低濃度領域７を第１ドレイン領域６のゲート電極５寄
りに形成することにより、ドレイン耐圧を向上さゼよう
とするものであり、低濃度領域７の抵抗弁が大きいので
大なるドレイン電流を流すことはできないが耐圧を向上
させることはできる。この様な従来の技術としでは、例
えば特開昭５１−１４１５８２号公報がある。
造図である。第４図において、不純物１１１度が１Ｘ１
０”／ｃｓｌ程度のＰ−型半導体基板１の主面上には、
基板より高不純物濃度のＰ型のチャンネル形成領域２及
びＮ＋型のソース領域３が同一拡散窓からの２重拡散に
よりそれぞれ形成され、ソース電極４に接続されている
。２重拡散型ＭＯ８−ＦＥＴのチャンネルは、５０ｎｎ
〜７０ｎｎ４！ｉ！度の薄いゲート酸化膜を介してゲ
ート電極５の直下のチャンネル形成領域２の表面に発生
する。Ｎ１型で不純物濃度が１ｘ１０’／ｃａｔ程度と
高濃度の第１ドレイン領域６とＰ型のチャンネル形成領
域２の間には、Ｎ−型で第１ドレイン領域６よりも低不
純物濃度の低１１度領域７が形成されている。第１ドレ
イン領域６には、ドレイン電極８が接続されて外部に引
き出される。第４図において、Ｓ、Ｄ、Ｇはそれぞれソ
ース端子、ドレイン端子、ゲート端子を示している。第
４図に示した従来例は、バイアス電圧により空乏化し易
い低濃度領域７を第１ドレイン領域６のゲート電極５寄
りに形成することにより、ドレイン耐圧を向上さゼよう
とするものであり、低濃度領域７の抵抗弁が大きいので
大なるドレイン電流を流すことはできないが耐圧を向上
させることはできる。この様な従来の技術としでは、例
えば特開昭５１−１４１５８２号公報がある。
ブを明が解決しようとする問題点
このような従来の電界効果トランジスタにおいては、低
濃度領域７の抵抗弁が大きく、ドレイン電流が小さいの
で電力用として大さな出力電力を取り出ずことができな
い。さらに、高不純物濃度の第１ドレイン領域６がＰ−
型半導体基板１に直接に接しているため、この部分でド
レイン耐Ｊ工が制限される。
濃度領域７の抵抗弁が大きく、ドレイン電流が小さいの
で電力用として大さな出力電力を取り出ずことができな
い。さらに、高不純物濃度の第１ドレイン領域６がＰ−
型半導体基板１に直接に接しているため、この部分でド
レイン耐Ｊ工が制限される。
ドレイン電流を増や１ノために、低濃度領域７の不純物
濃度を上げると、この領域の空乏層が仲ひにくくなるの
でドレイン耐圧が低下で−ると共に、Ｃｇｄ等の容量が
増加づるので高周波電力用として用いることができなか
った。
濃度を上げると、この領域の空乏層が仲ひにくくなるの
でドレイン耐圧が低下で−ると共に、Ｃｇｄ等の容量が
増加づるので高周波電力用として用いることができなか
った。
本発明はドレイン電流が大きく、ドレイン耐圧が高い構
造を有しており、しかもＣ（Ｉｄ笠の容量が小さくＩＧ
Ｈｚ以上の周波数でも動作可能な高周波電力用２重拡散
型電界効果トランジスタを提供することを目的とする。
造を有しており、しかもＣ（Ｉｄ笠の容量が小さくＩＧ
Ｈｚ以上の周波数でも動作可能な高周波電力用２重拡散
型電界効果トランジスタを提供することを目的とする。
問題点を解決するための手段
本発明の電界効果トランジスタは、半導体基板の主面側
にこの半導体基板と同じ第１の導電型で半導体基板より
高不純物濃度のチャンネル形成領域を設け、前記チャン
ネル形成領域中に前記第１の導電型とは反対の第２の導
電型のソース領域を設け、前記ソース領域に近接しチャ
ンネル形成領域を含む領域上にゲート絶縁膜を介してゲ
ート電極を形成すると共に、ゲート電極に対し前記ソー
ス領域とは反対側に第２の導電型の第１ドレイン領域を
、第１の導電型で第１ドレイン領域より低不純物濃度の
第２ドレイン領域中に設け、且つ前記第２ドレイン領域
と前記チャンネル形成領域の間に第２の導電型で第２ド
レイン領域より低不純物濃度の第３ドレイン領域を設け
たことを特徴とする特 許 この構成によると、高濃度の第１ドレイン領域が半導体
基板に直接に接り−ることがなく第２ドレイン領域と半
導体基板の間にＰ−Ｎ接合が形成されるのでこの領域に
ａ３けるドレイン耐圧の低下を防ぐことができ、高耐圧
化できる。又、ドレイン電流は第２ドレイン領域の不純
物濃度が第３ドレイン領域より高いので、増加させるこ
とができる。
にこの半導体基板と同じ第１の導電型で半導体基板より
高不純物濃度のチャンネル形成領域を設け、前記チャン
ネル形成領域中に前記第１の導電型とは反対の第２の導
電型のソース領域を設け、前記ソース領域に近接しチャ
ンネル形成領域を含む領域上にゲート絶縁膜を介してゲ
ート電極を形成すると共に、ゲート電極に対し前記ソー
ス領域とは反対側に第２の導電型の第１ドレイン領域を
、第１の導電型で第１ドレイン領域より低不純物濃度の
第２ドレイン領域中に設け、且つ前記第２ドレイン領域
と前記チャンネル形成領域の間に第２の導電型で第２ド
レイン領域より低不純物濃度の第３ドレイン領域を設け
たことを特徴とする特 許 この構成によると、高濃度の第１ドレイン領域が半導体
基板に直接に接り−ることがなく第２ドレイン領域と半
導体基板の間にＰ−Ｎ接合が形成されるのでこの領域に
ａ３けるドレイン耐圧の低下を防ぐことができ、高耐圧
化できる。又、ドレイン電流は第２ドレイン領域の不純
物濃度が第３ドレイン領域より高いので、増加させるこ
とができる。
さらに、Ｃ（Ｉｄの容量はゲート電極下に位置している
第３ドレイン領域の不純物濃度が低いため空乏化し易く
その値を低く押さえておくことが可能となる。
第３ドレイン領域の不純物濃度が低いため空乏化し易く
その値を低く押さえておくことが可能となる。
実施例
第１図は本発明の第１の実施例を示す。なお、第１図に
おいて第４図と′！８（ｌＩｉな構成部分には同一符号
を付して示Ｊ−０第１図に示した本発明の第１の実施例
は、ゲート電極５として高融点金属シリイノイド又は多
結晶シリコンを用いた２！１１！拡散型ＭＯ８−ＦＥＴ
であり、このゲート電極５の端部からの２小拡散により
チャンネル形成領域２及びソース領域３が形成される。
おいて第４図と′！８（ｌＩｉな構成部分には同一符号
を付して示Ｊ−０第１図に示した本発明の第１の実施例
は、ゲート電極５として高融点金属シリイノイド又は多
結晶シリコンを用いた２！１１！拡散型ＭＯ８−ＦＥＴ
であり、このゲート電極５の端部からの２小拡散により
チャンネル形成領域２及びソース領域３が形成される。
Ｎ”望で不純物濃度が１ｘｌｏ’／ｃｆｆｌ程度と高濃
度の第１ドレイン領域６は、第１ドレイン領域６より低
不純物濃度でＮ型の第２ドレイン領域９の中に形成され
、Ｐ−型半導体基板１と直接に接することがなく、Ｐ−
Ｎ接合は第２ドレイン領域９とＰ−型半導体基板１との
間で形成される。チャンネル形成領域２と第２ドレイン
領域９の間の領域で、ゲート電極下に位置する表面部分
には、Ｎ−型で第２ドレイン領域９より低不純物濃度の
第３ドレイン領域１０を形成し、第２ドレイン領域９と
チ↑・ンネル形成領域２の両者に連接する様に構成され
る。
度の第１ドレイン領域６は、第１ドレイン領域６より低
不純物濃度でＮ型の第２ドレイン領域９の中に形成され
、Ｐ−型半導体基板１と直接に接することがなく、Ｐ−
Ｎ接合は第２ドレイン領域９とＰ−型半導体基板１との
間で形成される。チャンネル形成領域２と第２ドレイン
領域９の間の領域で、ゲート電極下に位置する表面部分
には、Ｎ−型で第２ドレイン領域９より低不純物濃度の
第３ドレイン領域１０を形成し、第２ドレイン領域９と
チ↑・ンネル形成領域２の両者に連接する様に構成され
る。
以上説明した様に本発明によれば、Ｎ４型で高不純物濃
度の第１ドレイン領域６が第１ドレイン領域６よりも低
不純物′ａ度の第２ドレイン領域９の中に形成されてお
り、この第２ドレイン領域９とＰ型半導体基板１との間
でＰ−Ｎ接合ができるので、接合における電界を大幅に
緩和し、この部分におけるドレイン耐圧を高めることが
できる。
度の第１ドレイン領域６が第１ドレイン領域６よりも低
不純物′ａ度の第２ドレイン領域９の中に形成されてお
り、この第２ドレイン領域９とＰ型半導体基板１との間
でＰ−Ｎ接合ができるので、接合における電界を大幅に
緩和し、この部分におけるドレイン耐圧を高めることが
できる。
又、ドレイン電流は第２ドレイン領域９の不純物濃度を
第３ドレイン領域１０より高く設定するので増大させる
ことができ、高いドレイン耐圧と大きなドレイン電流を
両立さけることが可能で、入電り化に適した構造が得ら
れる。又、Ｃｇｄの容量はゲート電極５の直下に位置づ
るＮ−型で第２ドレイン領域９より低不純物濃度の第３
ドレイン領域１０の濃度が低いため、この第３ドレイン
領域１０の表面側が空乏イヒし易く、２重拡散型ＭＯ８
−ＦＥ−「のゲートとドレインの小なり部分の面積が広
くてｂ容量を下げられ、高周波動作が可能となる。
第３ドレイン領域１０より高く設定するので増大させる
ことができ、高いドレイン耐圧と大きなドレイン電流を
両立さけることが可能で、入電り化に適した構造が得ら
れる。又、Ｃｇｄの容量はゲート電極５の直下に位置づ
るＮ−型で第２ドレイン領域９より低不純物濃度の第３
ドレイン領域１０の濃度が低いため、この第３ドレイン
領域１０の表面側が空乏イヒし易く、２重拡散型ＭＯ８
−ＦＥ−「のゲートとドレインの小なり部分の面積が広
くてｂ容量を下げられ、高周波動作が可能となる。
第１図にＪりいて、第３ドレイン領域１０は第２ドレイ
ン領域９より−し浅く形成されているが、この様に浅く
づ−ることにより、第３ドレイン領域１０のＰ−型半導
体基板１側のＰ−Ｎ接合からの仝芝居の広がりを利用し
て、第３ドレイン領域１０を〒く空乏化できるので、Ｃ
ｏｄの容量を低バイアスから下げられる。又、第３ドレ
イン領域１０をゲート主権下の位置に限定しておくこと
により、この高抵抗層によるドレイン電流の減少を最小
限に押さえることができる。
ン領域９より−し浅く形成されているが、この様に浅く
づ−ることにより、第３ドレイン領域１０のＰ−型半導
体基板１側のＰ−Ｎ接合からの仝芝居の広がりを利用し
て、第３ドレイン領域１０を〒く空乏化できるので、Ｃ
ｏｄの容量を低バイアスから下げられる。又、第３ドレ
イン領域１０をゲート主権下の位置に限定しておくこと
により、この高抵抗層によるドレイン電流の減少を最小
限に押さえることができる。
第２図は本発明の第２の実施例を承り。第１の実施例と
同様に、第２ドレイン領域９及び第３ドレイン領域１０
を有しているが、第３ドレイン領域１０はゲート電極下
だけでなくゲート電１ｆｉ５の幅よりも広く形成された
構造となっている。この場合、ドレイン電流は第１図に
示した第１の実施例よりも減少するが、Ｃｇｄの容量は
さらに小さくなりドレイン耐圧も向上する。
同様に、第２ドレイン領域９及び第３ドレイン領域１０
を有しているが、第３ドレイン領域１０はゲート電極下
だけでなくゲート電１ｆｉ５の幅よりも広く形成された
構造となっている。この場合、ドレイン電流は第１図に
示した第１の実施例よりも減少するが、Ｃｇｄの容量は
さらに小さくなりドレイン耐圧も向上する。
第３図は本発明の第３の実施例を示す。第３図において
は、第３ドレイン領域１０が第２ドレイン領域つとほぼ
同一の深さにまで形成されたｊｆ４造のもので、この様
な構成にしても、ドレイン耐圧が高くしかもドレイン電
流が大きく、ＣＣ１ｄの容量を小さくすることができる
。
は、第３ドレイン領域１０が第２ドレイン領域つとほぼ
同一の深さにまで形成されたｊｆ４造のもので、この様
な構成にしても、ドレイン耐圧が高くしかもドレイン電
流が大きく、ＣＣ１ｄの容量を小さくすることができる
。
上記各実施例では、Ｎ ｆｐンネルの２重拡散型ＭＯ３
−ＦＥＴを例に挙げて説明したが、これはＰチ↑２ンネ
ルの２重拡散型ＭＯ８−ＦＥＴに応用しても同様の効果
が得られることは苦うまでもない。又、本発明の実施例
としてＰ−型半導体基板上に形成された２重拡散型ＭＯ
８−ＦＥＴを例に挙げて説明したが、Ｐ′″型半々（Ａ
基板上にｊ（Ｌ砧されたＰ−型１ピタギシｔＩル囮上に
２ Ｅｆ＝−拡散型ＭＯ８−ＦＥＴを形成してム良い。
−ＦＥＴを例に挙げて説明したが、これはＰチ↑２ンネ
ルの２重拡散型ＭＯ８−ＦＥＴに応用しても同様の効果
が得られることは苦うまでもない。又、本発明の実施例
としてＰ−型半導体基板上に形成された２重拡散型ＭＯ
８−ＦＥＴを例に挙げて説明したが、Ｐ′″型半々（Ａ
基板上にｊ（Ｌ砧されたＰ−型１ピタギシｔＩル囮上に
２ Ｅｆ＝−拡散型ＭＯ８−ＦＥＴを形成してム良い。
発明の詳細
な説明のように本弁明の電界効果トランジスタによると
、次の様な効果がもたらされる。
、次の様な効果がもたらされる。
■高不純物濃度の第１ドレイン領域を、第１ドレイン領
域よりも低ネル５物濶庶の第２ドレイン領域中に形成し
たことにより、接合の電界を緩和できドレイン耐圧をｆ
５めることがでさる。
域よりも低ネル５物濶庶の第２ドレイン領域中に形成し
たことにより、接合の電界を緩和できドレイン耐圧をｆ
５めることがでさる。
■第２ドレイン領域の不純物濃度を第３ドレイン領域Ｊ
、り高く設定°づることにＪ、す、ドレイン電流を増加
することがでさ、大出力化し易い。
、り高く設定°づることにＪ、す、ドレイン電流を増加
することがでさ、大出力化し易い。
■ゲート雷俺下に位置づる第３ドレイン領域を低濃化で
さ°るので表面からの空乏層が仲ひ（゛）づ＜Ｃｑｄの
容品を低減でさ″る。
さ°るので表面からの空乏層が仲ひ（゛）づ＜Ｃｑｄの
容品を低減でさ″る。
第１図と第２図ｄ３Ｊ、び第３図はでれそれホ発明の第
１．第２．第３の実施例を示づ断面！ｉ４ ｉ告図、第
４図は従来の電界効果トランジスタの断面描造図である
。 １・・・Ｐ−型半導体基板、２・・・チャンネル形成領
域、３・・・ソース領域、５・・・ゲート電極、６・・
・第１ドレイン領域、９・・・第２ドレイン領域、１ｏ
・・・第３ドレイン領域 代理人 森 本 義 弘 第１図 第２図 第３図
１．第２．第３の実施例を示づ断面！ｉ４ ｉ告図、第
４図は従来の電界効果トランジスタの断面描造図である
。 １・・・Ｐ−型半導体基板、２・・・チャンネル形成領
域、３・・・ソース領域、５・・・ゲート電極、６・・
・第１ドレイン領域、９・・・第２ドレイン領域、１ｏ
・・・第３ドレイン領域 代理人 森 本 義 弘 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主面側にこの半導体基板と同じ第１の
導電型で半導体基板より高不純物濃度のチャンネル形成
領域を設け、前記チャンネル形成領域中に前記第１の導
電型とは反対の第２の導電型のソース領域を設け、前記
ソース領域に近接しチャンネル形成領域を含む領域上に
ゲート絶縁膜を介してゲート電極を形成すると共に、ゲ
ート電極に対し前記ソース領域とは反対側に第２の導電
型の第１ドレイン領域を、第１の導電型で第１ドレイン
領域より低不純物濃度の第２ドレイン領域中に設け、且
つ前記第２ドレイン領域と前記チャンネル形成領域の間
に第２の導電型で第２ドレイン領域より低不純物濃度の
第３ドレイン領域を設けた電界効果トランジスタ。 ２、第３ドレイン領域を、第２ドレイン領域よりも浅く
形成したことを特徴とする特許請求の範囲第１項記載の
電界効果トランジスタ。 ３、第３ドレイン領域を、ゲート電極下の半導体基板の
主面部分のみに設け、かつチャンネル形成領域および第
２ドレイン領域と連接していることを特徴とする特許請
求の範囲第１項及び第２項記載の電界効果トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19808185A JPS6258683A (ja) | 1985-09-06 | 1985-09-06 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19808185A JPS6258683A (ja) | 1985-09-06 | 1985-09-06 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258683A true JPS6258683A (ja) | 1987-03-14 |
Family
ID=16385196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19808185A Pending JPS6258683A (ja) | 1985-09-06 | 1985-09-06 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258683A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068700A (en) * | 1988-11-29 | 1991-11-26 | Kabushiki Kaisha Toshiba | Lateral conductivity modulated mosfet |
| US5072267A (en) * | 1989-06-28 | 1991-12-10 | Nec Corporation | Complementary field effect transistor |
| EP2058862A1 (en) * | 2007-11-09 | 2009-05-13 | Austriamicrosystems AG | Field-effect transistor and method for producing a field-effect transistor. |
| KR20140082668A (ko) | 2011-09-27 | 2014-07-02 | 가부시키가이샤 도끼와 | 액상 화장료 용기 |
-
1985
- 1985-09-06 JP JP19808185A patent/JPS6258683A/ja active Pending
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|---|---|---|---|---|
| US5068700A (en) * | 1988-11-29 | 1991-11-26 | Kabushiki Kaisha Toshiba | Lateral conductivity modulated mosfet |
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| US8969961B2 (en) | 2007-11-09 | 2015-03-03 | Ams Ag | Field-effect transistor and method for producing a field-effect transistor |
| KR20140082668A (ko) | 2011-09-27 | 2014-07-02 | 가부시키가이샤 도끼와 | 액상 화장료 용기 |
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