CN103811546B - 带面结型场效应管的ldmos复合管 - Google Patents

带面结型场效应管的ldmos复合管 Download PDF

Info

Publication number
CN103811546B
CN103811546B CN201210454051.2A CN201210454051A CN103811546B CN 103811546 B CN103811546 B CN 103811546B CN 201210454051 A CN201210454051 A CN 201210454051A CN 103811546 B CN103811546 B CN 103811546B
Authority
CN
China
Prior art keywords
region
type
heavily doped
ldmos
district
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210454051.2A
Other languages
English (en)
Other versions
CN103811546A (zh
Inventor
金锋
苗彬彬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201210454051.2A priority Critical patent/CN103811546B/zh
Publication of CN103811546A publication Critical patent/CN103811546A/zh
Application granted granted Critical
Publication of CN103811546B publication Critical patent/CN103811546B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种带面结型场效应管的LDMOS复合管，其是将面结型场效应管与LDMOS集成在一起，在不影响LDMOS特性应用下同时提供面结型场效应管特性，利用LDMOS的高耐压特性，面结型场效应管管也同样具有了高耐压特性，同时对LDMOS漏区漂移区分两段式深阱注入，可以有效降低薄氧和场氧交接处的电场强度，从而提高耐压和薄氧可靠性，通过之间距离的调整，控制横向扩散后的浓度，还可以得到不同的夹断电压特性，这样无需额外增加光刻注入即可以调整夹断电压，节约了工艺成本。

Description

带面结型场效应管的LDMOS复合管
技术领域
本发明涉及半导体领域，特别是指一种带面结型场效应管的LDMOS复合管。
背景技术
在目前所使用的LDMOS(LDMOS：Laterally Diffused Metal Oxide Semiconductor横向双扩散金属氧化物半导体)是非隔离型的，如图1所示，衬底中水平方向上有漏区漂移区404和沟道区以及源区P型阱406，P型阱中包含有重掺杂的P型区和重掺杂的N型区共同构成LDMOS的源区402，漏区漂移区中包含有一层P型掺杂及位于P型掺杂层上方的漏区场氧，漏区场氧和重掺杂N型区之间为薄氧化层，薄氧化层上及靠近薄氧化层的部分漏区场氧上覆盖多晶硅，所述多晶硅即构成LDMOS的栅极。LDMOS的源区P型阱406无法和硅基板衬底405隔离开，在某些电路设计中，如LED的半桥驱动或者全桥驱动，电路设计方案要求源区接一定电位，这种情况下非隔离型器件就无法使用。因此出现了隔离型高耐压场效应管的设计，利用漏区漂移区的深阱注入，延伸包住整个衬底和源区，实现高耐压场效应管的衬底和硅基板衬底的隔离。但漏区漂移区引入到了场效应管的薄氧区，会造成薄氧和场氧交接处形成鸟嘴，使电场强度增高，引起耐压下降、薄氧区域氧化膜耐压时受损等不良后果，在设计漏区尺寸上为了降低鸟嘴区的电场强度，不得不放大漏区尺寸，这样就会降低场效应管的电流能力，器件性能下降。如果在这样的隔离型场效应管中集成一个面结型场效应管的话，面结型场效应管的沟道是漏区漂移区和LDMOS衬底阱(即前面所述的源区P型阱)之间的高度差决定，夹断电压无法改变，如果需要更低的夹断电压只能通过增加一次光刻注入在衬底阱下实现，增加了工艺成本。
发明内容
本发明所要解决的技术问题是提供一种带面结型场效应管的LDMOS复合管，具有高耐压的同时具备面结型场效应管的特性。
为解决上述问题，本发明所述的带面结型场效应管的LDMOS复合管，是将一个面结型场效应管和一个LDMOS集成在一起，包含：
在P型硅衬底上具有N型注入区，水平方向上，N型注入区划分为源区漂移区、沟道区和漏区漂移区；
所述LDMOS的漏区，是漏区漂移区的一侧的第一重掺杂N型区，第一重掺杂N型区上具有填充金属的接触孔与第一重掺杂N型区相连，将LDMOS的漏区引出，且第一重掺杂N型区同时也作为面结型场效应管的漏区；
所述LDMOS的源区，是由重掺杂P型区和第三重掺杂N型区共同构成；所述重掺杂P型区，位于沟道区上方的P型注入区中，所述沟道区位于源区漂移区与漏区漂移区之间，沟道区上方的P型注入区中具有相互抵靠接触的重掺杂P型区和第三重掺杂N型区，所述重掺杂P型区和第三重掺杂N型区上具有填充金属的接触孔与之连接引出；所述重掺杂P型区和P型注入区同时也作为面结型场效应管的栅极；
所述面结型场效应管的源区，是源区漂移区中的第二重掺杂N型区，所述源区漂移区位于漏区漂移区相对一侧的N型注入区中，第二重掺杂N型区上具有填充有金属的接触孔与第二重掺杂N型区连接，将面结型场效应管的源区引出；
所述重掺杂P型区与第二重掺杂N型区之间的硅表面具有源区场氧隔离，所述P型注入区作为LDMOS的沟道区；
所述LDMOS的栅极，是由位于栅氧化膜上的多晶硅构成，所述栅氧化膜是靠近第三重掺杂N型区，栅氧化膜上及靠近栅氧化膜的漏区场氧上覆盖一层多晶硅，多晶硅是由水平方向上引出，形成所述LDMOS的栅极；
所述第一重掺杂N型区与第三重掺杂N型区之间的硅表面具有漏区场氧隔离及所述栅氧化膜，漏区场氧下方的N型注入区中有一层P型掺杂区；所述P型掺杂区向源区漂移区方向延伸到所述栅氧化膜的下方，且与所述P型注入区保持一定距离；
漏区场氧靠近第一重掺杂N型区的区域上覆盖一段多晶硅形成漏区场板，并通过填充金属的接触孔引出；
整个器件表面淀积层间介质，所述的接触孔全部穿通层间介质将各区域引出；
在层间介质表面淀积有金属分别形成整个器件的各个电极，其中重掺杂P型区、第三重掺杂N型区通过接触孔连接同一块金属，第一重掺杂N型区的接触孔与漏区场板的接触孔连接到另一块金属，所述第二重掺杂N型区通过接触孔连接一金属，所述栅极多晶硅是通过水平引出连接一块金属。
进一步地，所述的漏区漂移区是分两段式注入，先形成两个相距一定距离的N型区，再通过高温推进工艺使得两个N型区横向扩散连接在一起，构成轻掺杂的漏区漂移区，同时作为P型注入区与衬底之间的隔离。
进一步地，在俯视平面上，带面结型场效应管的LDMOS复合管是以面结型场氧效应管和LDMOS的公共漏区为中心，漏区漂移区、LDMOS的多晶硅栅极以及LDMOS的源区依次在外围环绕形成的圆形结构，或者是两头半圆中间矩形的跑道型结构，面结型场效应管的源区是延伸在所述圆形或跑道型结构之外。
进一步地，所述面结型场效应管的源区，是圆形或跑道型结构的外侧延伸出的矩形的N型注入区形成。
进一步地，改变所述各注入区为相反离子注入类型，即形成P型带面结型场效应管的LDMOS复合管。
本发明所述的带面结型场效应管的LDMOS复合管，将面结型场效应管和LDMOS集成在一起，在不影响LDMOS耐压特性的情况下同时提高了面结型场效应管的耐压性能，同时漏区漂移区采用两段式深阱注入，有效降低了栅氧和漏区场氧交界处的电场强度，两段式的深阱注入可通过深阱之间的距离调整控制横向扩散之后的浓度，还可以得到不同的夹断电压，无需额外的光刻工艺，节约了制造成本。
附图说明
图1是传统LDMOS的剖面图；
图2是本发明带面结型场效应管的LDMOS复合管剖面图；
图3是本发明带面结型场效应管的LDMOS复合管平面俯视图。
附图标记说明
401是漏区，403是栅极，405、101是P型衬底，203a、203b、203c是N型注入区，103是P型注入区，104是P型掺杂区，105是场氧，106是第三重掺杂N型区，107是第一重掺杂N型区，108是重掺杂P型区，109、110、201是多晶硅，111、112、113、116是金属，114是第二重掺杂N型区，115是氧化层，202是LDMOS源区，203是漏区漂移区，204是源区漂移区，301是漏区，302是源区，303是栅极，308是层间介质，S1、S2、Ls、Ld是距离。
具体实施方式
本发明所述的带面结型场效应管的LDMOS复合管的剖面结构如图2所示，在P型硅衬底101上具有N型注入区，水平方向上，N型注入区划分为源区漂移区204、沟道区203c和漏区漂移区203；
所述LDMOS的漏区301，是漏区漂移区203的一侧的第一重掺杂N型区107，第一重掺杂N型区107上具有填充金属的接触孔与第一重掺杂N型区107相连，将LDMOS的漏区引出，且第一重掺杂N型区107同时也作为面结型场效应管的漏区；
所述LDMOS的源区202，是由重掺杂P型区108和第三重掺杂N型区106共同构成；所述重掺杂P型区108，位于P型注入区103中，所述沟道区203c位于源区漂移区204与漏区漂移区203之间，沟道区203c上方的P型注入区103中具有相互抵靠接触的重掺杂P型区108和第三重掺杂N型区106，所述重掺杂P型区和第三重掺杂N型区106上具有填充金属的接触孔与之连接引出；所述重掺杂P型区108和P型注入区103同时也作为面结型场效应管的栅极303；
所述面结型场效应管的源区302，是源区漂移区204中的第二重掺杂N型区114，所述源区漂移区204位于漏区漂移区203相对一侧的N型注入区中，第二重掺杂N型区114上具有填充有金属的接触孔与第二重掺杂N型区114连接，将面结型场效应管的源区302引出；
所述第三重掺杂N型区115上具有填充金属的接触孔与之接触引出，重掺杂P型区108与第二重掺杂N型区114之间的硅表面具有源区场氧105隔离，所述P型注入区103作为LDMOS的沟道区；
所述LDMOS的栅极201，是由位于栅氧化膜115上的多晶硅201构成，所述栅氧化膜115是靠近第三重掺杂N型区106，栅氧化膜115上覆盖多晶硅201，,靠近栅氧化膜115的漏区场氧105上覆盖一层多晶硅109，漏区场氧105上多晶硅109长度大于1微米，与薄氧化层上的多晶硅201连接在一起，形成栅极场板，多晶硅是由水平方向上引出，形成所述LDMOS的栅极；
所述第一重掺杂N型区107与第三重掺杂N型区106之间的硅表面具有漏区场氧105及所述栅氧化膜115，漏区场氧105下方的漏区漂移区203中有一层P型掺杂区104；所述P型掺杂区104向源区漂移区204方向延伸到所述栅氧化膜115的下方，且与所述P型注入区103保持一定距离，以保证在正常高压偏置下，漏区场氧下的P型掺杂区104的耗尽边界不能与所述P型注入区103的耗尽边界相连；
漏区场氧105靠近第一重掺杂N型区107的区域上覆盖一段多晶硅110形成漏区场板，并通过填充金属的接触孔引出；
整个器件表面淀积层间介质308，所述的接触孔全部穿通层间介质将各区域引出；
在层间介质308表面淀积有金属分别形成整个器件的各个电极，其中重掺杂P型区108、第三重掺杂N型区106通过接触孔连接同一块金属111，第一重掺杂N型区107的接触孔与漏区场板110的接触孔连接到另一块金属112，所述第二重掺杂N型区114通过接触孔连接一金属116，所述栅极多晶硅201及109是通过水平引出连接到层间介质308上的一块金属113。金属113既形成金属场板，又因为和栅极并连，降低了栅极电阻。
上述的带面结型场效应管的LDMOS复合管，漏区301是作为面结型场效应管和LDMOS的共用漏区。所述的漏区漂移区是分两段式注入，先形成两个相距一定距离S1的N型区203a和203b，距离S1约在1～10微米，再通过高温推进工艺使得两个N型区横向扩散连接在一起，推进温度大于1000℃，推进时间大于10分钟，构成轻掺杂的漏区漂移区，同时作为P型注入区103与衬底101之间的隔离。通过两个N型注入区之间的距离调整，控制横向扩散之后的体浓度，还可得到不同的夹断电压特性。
重掺杂P型区108作为面结型场效应管的栅极，同时，重掺杂P型区108与第三重掺杂N型区106构成LDMOS的源区，LDMOS的源区202与面结型场效应管的源区302为各自独立存在，P型注入区103作为LDMOS的沟道区，P型注入区103与衬底101之间的N型注入区203c是面结型场效应管的纵向有效沟道区。P型注入区103的注入深度要小于N型漂移区的深度，深度差保持大于1微米，P型注入区103和N型漂移区203b有交叠，和N型漂移区203a相距大于2微米；P型注入区103延伸到薄氧化层115之下的距离S2大于0.5微米，是为有效沟道区。
漏区场氧105下的P型掺杂层104在漏区加高压时，提供空穴离子，更容易产生耗尽区，提高了漏区的耐压性能，P型掺杂104延伸到薄氧化层115下方，和衬底P型注入区103保持大于1微米的距离，且P型掺杂104延伸出薄氧化层115大于0.5微米；在耗尽时，P型掺杂104提供空穴离子，可以有效降低薄氧化层115和场氧105交接处的N型离子浓度，从而降低交接处的电场强度，起到保护薄氧的作用，提高耐压。
以上所述为复合管的剖面结构，如图3所示，是本发明所述的带面结型场效应管的LDMOS复合管的平面俯视图，整个器件是呈圆形或者两头半圆中间矩形的跑道型。图中，高压场效应管的源区202，也就是面结型场效应管的栅极303，把整个漏区301包围，圆形结构外侧的栅极303延伸有矩形的N型注入区204，形成面结型场效应管的有效沟道区，沟道宽度Wjfet大于1μm以提供需要的电流能力。
通过上述的复合器件结构，提高了面结型场效应管的耐压性能，P型注入区103和衬底101之间的区域形成纵向夹断沟道，使得面结型场效应管的夹断电压更稳定、可控。漏区漂移区两段式的深阱注入，通过之间的距离调整，就能得到不同的夹断电压特性。同时，通过变换各注入层的离子注入为相反类型(N型注入变P型注入，P型注入变N型注入)，即可形成P型的带面结型场效应管的LDMOS复合管。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种带面结型场效应管的LDMOS复合管，是将一个面结型场效应管和一个LDMOS集成在一起，所述复合管器件包含：
在P型硅衬底上具有N型注入区，水平方向上，N型注入区划分为源区漂移区、沟道区和漏区漂移区；
所述LDMOS的漏区，是漏区漂移区的一侧的第一重掺杂N型区，第一重掺杂N型区上具有填充金属的接触孔与第一重掺杂N型区相连，将LDMOS的漏区引出，且第一重掺杂N型区同时也作为面结型场效应管的漏区；
所述LDMOS的源区，是由重掺杂P型区和第三重掺杂N型区共同构成；所述重掺杂P型区，位于沟道区上方的P型注入区中，所述沟道区位于源区漂移区与漏区漂移区之间，沟道区上方的P型注入区中具有相互抵靠接触的重掺杂P型区和第三重掺杂N型区，所述重掺杂P型区和第三重掺杂N型区上具有填充金属的接触孔与之连接引出；所述重掺杂P型区和P型注入区同时也作为面结型场效应管的栅极；
所述面结型场效应管的源区，是源区漂移区中的第二重掺杂N型区，所述源区漂移区位于漏区漂移区相对一侧的N型注入区中，第二重掺杂N型区上具有填充有金属的接触孔与第二重掺杂N型区连接，将面结型场效应管的源区引出；
所述重掺杂P型区与第二重掺杂N型区之间的硅表面具有源区场氧隔离，所述P型注入区作为LDMOS的沟道区；
所述LDMOS的栅极，是由多晶硅构成，包括由位于栅氧化膜上的多晶硅和靠近栅氧化膜的漏区场氧上覆盖的多晶硅；所述栅氧化膜是靠近第三重掺杂N型区；
所述第一重掺杂N型区与第三重掺杂N型区之间的硅表面具有漏区场氧隔离及所述栅氧化膜，漏区场氧下方的N型注入区中有一层P型掺杂区；漏区场氧靠近第一重掺杂N型区的区域上覆盖一段多晶硅形成漏区场板，并通过填充金属的接触孔引出；
整个器件表面淀积层间介质，所述的接触孔全部穿通层间介质将各区域引出；
在层间介质表面淀积有金属分别形成整个器件的各个电极，其中重掺杂P型区、第三重掺杂N型区通过接触孔连接同一块金属，第一重掺杂N型区的接触孔与漏区场板的接触孔连接到另一块金属，所述第二重掺杂N型区通过接触孔连接一金属，所述LDMOS的多晶硅栅极是通过水平引出连接到层间介质上的一块金属；其特征在于：
所述的漏区漂移区是分两段式注入，先形成两个相距一定距离的N型区，再通过高温推进工艺使得两个N型区横向扩散连接在一起，构成轻掺杂的漏区漂移区，同时作为P型注入区与衬底之间的隔离；
漏区场氧下的P型掺杂区向源区漂移区方向延伸到所述栅氧化膜的下方，且与所述P型注入区保持一定距离。
2.如权利要求1所述的带面结型场效应管的LDMOS复合管，其特征在于：在俯视平面上，带面结型场效应管的LDMOS复合管，是以面结型场氧效应管和LDMOS的公共漏区为中心，漏区漂移区、LDMOS的多晶硅栅极以及LDMOS的源区依次在外围环绕形成的圆形结构，或者是两头半圆中间矩形的跑道型结构，面结型场效应管的源区是延伸在所述圆形或跑道型结构之外。
3.如权利要求2所述的带面结型场效应管的LDMOS复合管，其特征在于：所述面结型场效应管的源区，是圆形或跑道型结构的外侧延伸出的矩形的N型注入区形成。
4.如权利要求1所述的带面结型场效应管的LDMOS复合管，其特征在于：改变所述各注入区为相反离子注入类型，即形成P型带面结型场效应管的LDMOS复合管。
CN201210454051.2A 2012-11-13 2012-11-13 带面结型场效应管的ldmos复合管 Active CN103811546B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210454051.2A CN103811546B (zh) 2012-11-13 2012-11-13 带面结型场效应管的ldmos复合管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210454051.2A CN103811546B (zh) 2012-11-13 2012-11-13 带面结型场效应管的ldmos复合管

Publications (2)

Publication Number Publication Date
CN103811546A CN103811546A (zh) 2014-05-21
CN103811546B true CN103811546B (zh) 2016-11-23

Family

ID=50708052

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210454051.2A Active CN103811546B (zh) 2012-11-13 2012-11-13 带面结型场效应管的ldmos复合管

Country Status (1)

Country Link
CN (1) CN103811546B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104518034B (zh) * 2014-06-17 2020-11-24 上海华虹宏力半导体制造有限公司 Jfet器件及其制造方法
CN105990423A (zh) * 2015-02-02 2016-10-05 无锡华润上华半导体有限公司 横向双扩散场效应管
CN105070756B (zh) * 2015-08-18 2018-06-19 上海华虹宏力半导体制造有限公司 超高压ldmos器件结构
CN105702678B (zh) * 2016-01-29 2018-08-21 上海华虹宏力半导体制造有限公司 Ldmos和jfet的集成结构及其制造方法
CN105957899A (zh) * 2016-04-27 2016-09-21 上海华虹宏力半导体制造有限公司 高压jfet器件及工艺方法
CN106558619B (zh) * 2016-10-10 2023-05-05 上海晶丰明源半导体股份有限公司 复合型场效应晶体管及其制备方法、控制器
CN108346653B (zh) * 2017-01-25 2021-03-09 通嘉科技股份有限公司 可耐受静电放电事件的高压半导体元件
CN113130632B (zh) * 2019-12-31 2022-08-12 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101969074A (zh) * 2010-10-28 2011-02-09 电子科技大学 一种高压ldmos器件
CN102339755A (zh) * 2011-09-30 2012-02-01 上海先进半导体制造股份有限公司 高压n型结型场效应晶体管及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201108388A (en) * 2009-04-10 2011-03-01 Sumitomo Electric Industries Insulated gate field effect transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101969074A (zh) * 2010-10-28 2011-02-09 电子科技大学 一种高压ldmos器件
CN102339755A (zh) * 2011-09-30 2012-02-01 上海先进半导体制造股份有限公司 高压n型结型场效应晶体管及其制造方法

Also Published As

Publication number Publication date
CN103811546A (zh) 2014-05-21

Similar Documents

Publication Publication Date Title
CN103811546B (zh) 带面结型场效应管的ldmos复合管
US8785279B2 (en) High voltage field balance metal oxide field effect transistor (FBM)
US11152459B2 (en) Lateral MOSFET with buried drain extension layer
CN102769037B (zh) 减少表面电场的结构及横向扩散金氧半导体元件
CN105280711B (zh) 电荷补偿结构及用于其的制造
US20080258215A1 (en) LDMOS Device
TWI565059B (zh) Semiconductor device
JP2009543353A (ja) 直接的ソース‐ドレイン電流経路を有する横型トレンチゲートｆｅｔ
CN103426936B (zh) 一种垂直型恒流二极管及其制造方法
CN104051540A (zh) 超级结器件及其制造方法
CN102623504A (zh) 具有新型终端结构的超结半导体器件及其制造方法
CN103681777B (zh) 面结型场效应管
CN104617139B (zh) Ldmos器件及制造方法
CN104282763B (zh) 射频横向双扩散场效应晶体管制作方法
CN104576731B (zh) 一种射频ldmos器件及其制造方法
CN110676305A (zh) 具有低栅电荷特性的垂直沟道器件及制造方法
CN103094319A (zh) 双通道高压结型场效应管降低夹断电压的结构及制造方法
CN104716178A (zh) 具有深孔的ldmos器件及其制造方法
CN103681791B (zh) Nldmos器件及制造方法
CN113659011A (zh) 基于超结mosfet的集成器件及其制造方法
CN109599441B (zh) Soi二极管
CN103779416B (zh) 一种低vf的功率mosfet器件及其制造方法
CN103811545A (zh) 一种改善扩散区域形貌的功率器件及其制造方法
CN202534652U (zh) 具有新型终端结构的超结半导体器件
CN207719217U (zh) 平面高压mosfet功率晶体管

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant