JPS6246568A

JPS6246568A - 縦形半導体装置の製造方法

Info

Publication number: JPS6246568A
Application number: JP60185604A
Authority: JP
Inventors: Yoshitaka Sasaki; 芳高佐々木
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1985-08-23
Filing date: 1985-08-23
Publication date: 1987-02-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、縦形半導体装置の製造方法に関し、特に、大
電力用高耐圧、高性能化を目的とした縦構造ＭＩＳ型半
導体装置に適した製造方法に関するものである。

従来の技術ＭＩＳ型半導体装置のうち特に従来のＭＯＳＦＥＴは、
低耐圧、低電力デバイスと考えられていたが、ここ数年
間の半導体製造技術、あるいは回路設計技術等の発展に
ともない、高耐圧、大電力設計が可能となた、現在では
パワーデバイスとしてその地位を確保するに至っている
。

そこで高耐圧パワーＭＯ５ＦＥＴの代表的なものとして
、（１）オフセットゲート構造、（２）■−Ｇｒｏｏｖ
ｅあるいはＵ−Ｇｒｏｏｖｅ構造、（３）　Ｄ　Ｓ　Ａ
（Ｄｉｆｆｕｓｉｔｉｏｎ　５ｅｌｆ−＾１ｉｇｒ＋ｎ
＋ｅｎｔ　）構造等が知られているが、このうち構造技
術、高性能化に有利な従来のＤＳＡ構造パワーＭＯ３Ｆ
ＥＴ（以下ＤＳＡ−ＭＯ５）のＡＡ電極形成後の平面図
と、平面図のＡＡ’方向の断面構造図を添付図面の第５
図（Ａ）及び（Ｂ）にそれぞれ示している。また、この
ＤＳＡ−ＭＯＳの製造プロセス工程を第６図（Ａ）〜（
Ｆ）に示している。

ＤＳＡ−ＭＯＳは、二重拡散により、チャンネルを形成
するもので格子状のゲート多結晶シリコン電極６に囲ま
れた同一の拡散窓によりチャンネル領域形成の不純物拡
散（Ｐ型半導体層４）とソース領域形成の不純物拡散（
ｎ＋型型半体体層８をおこなっているのが特長である。

チャンネル長はＰ型半導体層４とｎ＋＋導体層８の拡散
深さの差で決まっているので、数ミクロン以下の極めて
短いチャンネル領域を形成できる。ソース電極はｎ＋＋
半導体層のソース領域８とチャンネル領域を形成するＰ
型半導体層４（あるいはＰ４４型半導層３）・・・・・
・と両方にオーミック接触している。

ゲート電極形状は格子状のものとストライブ状が一般的
であるが、ここでは格子状のものを図示する。ｎ＋＋半
導体基板１がドレイン領域であり、ｎオンｎ＋構造とな
っている。ドレイン電極はチップ裏面に形成されており
、ゲート−ソース間に正の電圧を加えてチャンネルをオ
ンさせると電流は基板より縦方向に流れ、チャンネルを
通ってソースに流れ込む。

以下、従来のＤＳＡ−ＭＯＳの製造方法を第６図（Δ）
〜（Ｆ）に従って説明する。

ｎ＋＋半導体基板１上にｎ型エピタキシャル成長層２を
例えば比抵抗１０〜２５Ωｃｍ、厚み３０〜６０μｍ成
形後、表面からＰ＋型半導体層３を形成する。その後、
ゲート酸化膜５ａを約１０００人形成した様子を第６図
（Ａ）に示す。

次に、多結晶シリコン膜６を、例えば６０００人堆積後
、選択的にパターンニングし、この多結晶シリコンパタ
ーンをマスクにしてイオン注入を施し、チャンネル領域
のＰ型半導体層４を自己整合的に形成する。この様子を
第６図（Ｂ）に示す。

続いてフォトエツチング技術にてフォトレジスト７を用
いてソース領域の０１型半導体層形成予定部を選択的に
開口した様子を第６図（Ｃ）に示す。

次に、ソース領域のｎ１型半導体層８と酸化膜５ｂを形
成しく第６図（Ｄ＞に示す。）、その上にＣＶＤ法にて
形成したＰＳＧ膜５ｃを約８０００人堆積した様子を第
６図（Ｅ）に示す。そして各種熱処理を施した後に、コ
ンタクトホールを開口しＡβ電極９を形成して完成とす
る。この様子を第６図（Ｆ）に示す。

発明が解決しようとする問題点一般的に、ＭＯＳ　　ＦＥＴは少数キャリアの蓄積がな
いため高速スイッチングが可能で負の温度特定のため熱
的安定性が高いほど大電力用素子として長所を持ってい
る反面、バイポーラトランジスタと比較して多数キャリ
ア素子であるため高耐圧化と大電力化の相反関係が著し
く高耐圧化に１要な基板抵抗層がそのまま飽和電圧の上
昇に結びつき、同一チップ面積ではオン抵抗が太き（プ
よるはいう欠点があった。これを解決するためにはＦＥ
Ｔの電流通路の抵抗、特にドレイン抵抗の低減をはかる
ことが必要である。これはいかにドレインの面積効率を
あげるかということで微細加工技術を駆使して最良パタ
ーン設計をおこなう必要がある。これらを満足させる構
造として一般的には、ＤＳＡ−ＭＯＳが採用されている
。

しかしながら、従来のＤＳＡ−ＭＯＳ　　ＦＥＴは、か
ならずしも最適とはかぎらない。かぎられたシリコンチ
ップ面積内に電流通路つまりチャンネル幅を長くあるい
はせまく得られるよう多結晶シリコンパターンやチャン
ネル領域の形成に種々の工夫が必要である。チャンネル
幅を長く得ることによって、ドレイン電流を大きく得る
ことが可能で、しかも大電流領域での相互コンダクタン
スｇｍも大きく得られる。これらがしいてはオン抵抗の
低減化を可能にすに要因であるため、いかにして限られ
た面積内で、チャンネル幅を長く得又チャンネル長をせ
まく形成するかが最大の目標であった。

そこで、従来スイッチング電源等に用いられている高耐
圧パワーＭＯ３ＦＥＴのゲート多結晶シリコンパターン
を検討してみるとほとんどが四角の格子形状をしている
。第５図（Ａ）の従来実施例の平面図を見てみると、ソ
ースｎ゛領域から他のソースｎ°領域までのゲート多結
晶シリコンの長さはβ１　と１２　である。当然のごと
くβ１　よりも１２　の方が　＼Ｆ１倍長いことになる
。定められた面積内にソースｎ＋領域とゲート多結晶シ
リコンパターン（チャンネル幅）を多く集積するには、
上記β、とβ、は等しいことが望ましい。

チャンネル領域はゲート多結晶シリコンパターンのエツ
ジ部にそって存在するためチャンネル幅を大きく得るに
は１．　　＝ｊ！、の方が良く、β１　とｐ。

ではＬ−Ｌ　相当の余分な面積をゲート多結晶シリコン
が占めるためである。このことはしいてはゲート面積を
広め、スイッチングスピードの妨げとなるドレイン・ゲ
ート間容量を増大させる原因にもなる。

又、チャンネル幅を増大させるため各パターンの微細化
をすることが一般的によく知られている。

当然のごとくゲート多結晶シリコンパターンとソース領
域は縮小されその分多くのチャンネル幅が増大できる。

しかしながら、従来の四角形の格子形状を持つゲート多
結晶シリコンパターンではドレイン電流容量の割合と比
較してソース電極開口部が多すぎる傾向にある。微細化
によって独立したチャンネル領域は、数多く形成できる
が、結局微細化によってチャンネル幅が大きく得られる
１つのセル内のチャンネル幅は小さい。つまり同じ条件
でＭ　ＯＳ動作させた場合、チャンネル幅の小さい方が
電流容量が小さいにもかかわらずソース領域の電極取り
出し開口部は数多く存在することになる。周知のごと＜
ＭＯＳ　　ＦＥＴはバイポーラ型トランジスタと比較し
て熱暴走が少なく従って必要以上のソース電極取り出し
開口部は不要である。その分チャンネル領域を数多く形
成しチャンネル幅を長く得ることが可能な適切なパター
ン配置をおこなう必要がある。

次に、スイッチングスピードを向上させる要因の一つに
チャンネル長をせまく形成する方法がある。このチャン
ネル長は、チャンネル領域のＰ型半導体層４と、ソース
ｎ＋型半導体層８の拡散の深さの差で決定される。しか
しながら、スイッチングスピードを考えると次の条件を
みたす必要である。

一般的に、ドレイン電流は、ソースｎ°型半導体屈８か
らチャ・ンネル領域のＰ型半導体層４を通ってｎ型エピ
タキシャル層２から縦方向へｎ“型半導体基板ｌのドレ
イン領域へ流れ基板表面のドレイン電極から取り出され
る。したがって、ドレイン電流は、チャンネル領域を形
成しているＰ型半導体基板間を通って流れる。そのため
、Ｐ型半導体層４が深く形成さた場合、該Ｐ型半導体層
４がゲート多結晶シリコン６を間に対抗して形成されて
いるので上記ドレイン電流の流通路が狭まく形成され、
電流通路が抵抗分を持ちこれがしいてはオン抵抗を増加
する原因にもなる。その他、前記チャンネル領域を形成
しているＰ型半導体層４を深く形成することによって、
まず、ゲート多結晶シリコン６との重なる領域が多くな
る。周知のごとく、ゲート絶縁膜５ａは、従来では５０
０人〜１２００人と極く薄く形成されており、したがっ
て、当然のごとく、ゲート・ソース間の容Ｊ、％が増大
し、スイッチングスピードの妨げになることが明らかで
ある。そこでチャンネル領域を形成しているＰ型半導体
層４をできるだけ浅く形成し、それにともなってソース
ｎ＋型半導体層も浅く形成することによって、チャンネ
ル長の狭い、スイッチングスピードの速いＤＳＡ−ＭＯ
Ｓ　　ＦＥＴが可能である。

しかしながら、前記チャンネル領域を形成しているＰ型
半導体層４を浅く形成し、チャンネル長を狭くすること
によって、次の新たな問題が生じて来る。まず、ＭＯ３
動作した際、チャンネル領域を形成しているＰ型半導体
層４からドレイン領域のｎ型エピタキシャル層２側へ空
乏層が広がる。

それは同じに、Ｐ型半導体層４内にも空乏層が広がる。

この空乏層は半導体層又は拡散層の濃度が低いほど広が
りやすく、又、ドレイン電圧が高いほど広がる。したが
って当然の如く、濃度の低いドレイン領域のｎ型エピタ
キシャル層側へ空乏層は多く広がる。しかしながら、Ｄ
ＳＡ構造を持つＭＯ３型ＦＥＴの場合、チャンネル領域
がたがいに対抗して形成されているため両方がら空乏層
が広がり合い、ちょうどゲート多結晶シリコン電極の真
中付近のドレイン領域でぶつかり合うため、ソース・ド
レイン間ブレークダウン電圧を大きく得るためのさまた
げとならない。一方Ｐ型半導体層４側では、ドレイン電
圧をどんどん高くして行くことによって、チャンネル領
域を形成しているＰ型半導体層４内の空乏層はどんどん
広がり、ソースｎ＋型半導体層８へとどいてしまう。こ
れがいわゆるパンチスルー現象である。この時点ですで
にソース・ドレイン間の電圧はブレークダウンしてしま
う。つまりチャンネル長が狭いため空乏層がｎ゛型型溝
導体層８すぐに到達してしまうのでバルクの特性で決ま
るブレークダウン電圧よりも小さい値でブレークダウン
してしまう。特に、チャンネル幅を長く得るため、ゲー
ト多結晶シリコンパターンを微細化しなければならず、
それにともなってチャンネル形成のＰ型半導体層の浅い
拡散が必要となって来る。当然、ゲート多結晶シリコン
パターン間も細く、長いパターンを多く形成するため、
パンチスルー現象は、このような部分に生じやすい。

又、パンチスルー現象を生でに＜＜シた一方法として、
従来のＤＳＡ−ＭＯＳ　　ＦＥＴは、セル内にＰ１型型
半体層を、フォトエツチング技術によって形成していた
。しかしながら、この方法においては、次のような欠点
が生じて来る。

まず、フォトリソグラフィー技術で、Ｐ＋型半導体層に
対して位置合せをおこなって、ゲート多結晶シリコンパ
ターンを形成するため、ゲート多結晶シリコンパターン
によって自己整合的に形成されるチャンネル領域のＰ型
半導体層と、自己整合的に形成されないＰ゛゛半導体層
の位置関係が不均衡となり、ｎ゛゛半導体層によって狭
ばめられるＰ型半導体層（チャンネル領域）が長い部分
と短い部分とが、上記ｎ＋型半導体層下に形成される。

よって、狭いＰ型半導体層が長く形成されている部分は
パンチスルーが起こりやすく、逆に短い部分は高濃度Ｐ
＋型半導体層の一部がチャンネルＰ型半導体層までおよ
びＭＯ３型トランジスタの特性で、しきい値電圧の値に
影響をおよぼす。

又、前記位置合せをする際、合せ誤差を見込んでパター
ンを形成しなければならないため、セル面積が増加し、
その分チャンネル幅が減少する。又、Ｐ＋型半導体層を
フォトリソグラフィー技術の位置合せをおこなう関係上
、フォトエツチング工程が多く、しいては生産性向上の
妨げとなる。

本発明の目的は、前述したような従来技術の問題点を解
消しうる縦形半導体装置の製造方法を提供することであ
る。

問題点を解決するための手段本発明における縦形半導体装置の製造方法は、第１導電
型の半導体基体の主面上に第１絶縁膜を形成する工程と
、該第１絶縁膜の上に半導体膜又は導電体膜パターンを
形成する工程と、前記第１絶縁膜及び半導体膜又は導電
体膜パターンをおおうようにマスク材膜を形成する工程
と、該マスク材膜を異方性エツチングして自己整合的に
前記半導体膜又は導電体膜パターンの側壁にマスク材膜
を残存させる工程と、該残存させられたマスク財膜をイ
ンプランテーションマスクとして前記第１絶縁膜を通し
て前記半導体基体へ第２導電型の不純物をイオン注入す
る工程と、前記残存マスク材膜を除去する工程と、前記
イオン注入さた第２導電型の不純物を拡散処理すること
によって前記半導体膜又は導電体膜パターンのエツジ部
の下に前記第１絶縁膜を介して重なるように延びる第２
導電型の第１半導体層を形成する工程と、前記半導体膜
又は導電体膜パターンをインプランテーションマスクと
して前記第１絶縁膜を通して前記第１半導体層へ選択的
に第１導電型の不純物をイオン注入して前記半導体膜又
は導電体膜パターンのエツジ部の下に前記第１絶縁膜を
介して重なるように延びる第１導電型の第２半導体層を
形成する工程とを含む。

実施例次に、添付図面の特に、第１図から第４図に基づいて本
発明の実施例について本発明をより詳細に説明する。

第１図は、本発明の製造方法の一実施例によって形成さ
たＤＳＡ　　ＭＯＳ　　ＦＥＴを示すものであり、第１
図（Ａ）は、ＡＡ（アルミニウム）電極形成後のＤＳＡ
・ＭＯＳ　　ＦＥＴの平面図、第１図（Ｂ）は、そのΔ
−Δ′線断面構造図である。

この装置は、ｎ゛半導体基板ｌ上にｎ形エピタキシャル
成長層（第１半導体層）２が形成され、このｖ、１半導
体層２の主面に絶縁酸化膜（第１絶縁膜）５ａを介して
多結晶シリコン（又は誘電体膜）パターン６ｃが形成さ
れ、第１半導体層２中であって前記第１絶縁膜５ａを介
して前記半導体膜パターン６ｃの一部が重なる位置に前
記第１半導体層２とは逆導電型であるＰ型の半導体層（
第２半導体層）４が形成され、該第２半導体層４の表面
であって前記第１絶縁膜５ａを介して前記導電体膜パタ
ーン６ｃの一部が重なる位置にｎ°型半導体層（第３半
導体層）８が形成され、前記導電体膜パターン６ｃを被
覆するように絶縁酸化膜（第２絶縁膜）５ｃが形成され
、該第２絶縁膜５ｃによる開口部１１が形成され、該開
口部１１を含み前記第２絶縁膜５ｄ上にＡＡ電極膜（金
属電極膜）９が形成されてなり、前記導電体膜パターン
６で囲まれると共に前記第１半導体層２の表面に形成さ
た第２半導体層パターン４の平面形状は第１図（Δ）に
示す如く、８つの辺を持つ８角形の半導体層パターン４
Ａ、４Ｂ、４Ｃと、この３つの８角形半導体層パターン
の相隣り合う一辺間同志を結ぶ連結用半導体層パターン
４Ｄ１４Ｅによって連続的に形成され、該連結用半導体
層パターン４Ｄ、４Ｅは８角形半導体層パターンよりも
細く形成されている。図において１０がゲート多結晶シ
リコン膜開口部（セル）であり、１１がソース電極取り
出し開口図である。尚、ソース用Ａβ電極９はソースｎ
＋領域８とチャンネル領域を形成するＰ型半導便層４と
双方に電気的に接続されている。ここで各セル１０間の
辺間の距離β１　と角部間の距離１２の関係はβ１　　
！＝ｉＬ　となるように設定されている。

２個の８角形半導体層パターン４Ａ、４Ｂの相隣り合う
一辺間に１個の連結用半導体層パターン４Ｄ、４Ｅを配
置して連続的に形成し、そしてセル配列を交互にして決
められた面積内にゲート多結晶シリコンパターンのエツ
ジを長く設計できる、つまりチャンネル幅を大きく設計
できるようにしている。

第２図（Δ）〜（Ｆ）に本発明によるＤＳＡＭＯ５ＦＥ
Ｔの試作工程の断面図を示す。以下、第２図を参照して
、本発明の製造方法の実施例について説明する。

まず、ｎ°型半導体基板ｌ上にそれよりも低濃度のｎ型
エピタキシャル層２を形成し、その表面に例えば厚さ１
０００人程度形状−ト酸化膜５ａを形成した後、多結晶
シリコンパターン６ａを約７０００人厚さに選択的に形
成する。この様子を第２図（Ａ＞に示す。

続いて、多結晶シリコンパターン６ａの表面に酸化膜５
ｄを約１０００人厚さに形成した後、約１μｍの厚さに
マスク材膜として多結晶シリコン膜６ｂを形成する。こ
の様子を、第２図（Ｂ）に示す。

次に、多結晶シリコン膜６ｂを、例えば、塩酸と水素あ
るいは四塩化炭素と酸素のガスエッチャントによるリア
クティブイオンエツチング等の異方性エツチングするこ
とによって、多結晶シリコンパターン６ａの側壁部に自
己整合的に残存多結晶シリコン膜６ｂ＋　を形成する。

この残存多結晶シリコン膜６ｂ＋　　の高さと幅は、リ
アクティブイオンエツチングの条件によっても異なるが
、多結晶シリコンパターン６ａの段差（膜厚〉や、その
上に堆積した多結晶シリコン膜６ｂの膜厚によって変化
する。本実施例では、形成さた残存多結晶シリコン膜６
ｂｚ　の高さは、約７０００人で、幅は約１μｍである
。次に、これらの残存多結晶シリコン膜６ｂ＋　　をイ
ンプランテーションマスクとしてＰ型不純物４ａを酸化
膜５ａを通してイオン注入する。この様子を、第２図（
Ｃ）に示している。Ｐ型不純物イオン４ａは、多結晶シ
リコンパターン６ａのエツジ部から残存多結晶シリコン
膜６ｂ＋　の幅である約１μｍ程離れた位置に正確に注
入されることになる。

次に、例えば、フレオン系の等方性ドライエツチングに
より、残存多結晶シリコン膜６ｂ、　を選択的にエツチ
ング除去した後、熱処理を施し、Ｐ型半導体層４ｂを形
成した状態を第２図（Ｄ）に示す。

次に、さらに熱処理を施してＰ型半導体層４を深く形成
し、一部の領域が多結晶シリコン６ａのパターンエツジ
に重なるようにし、その後、多結晶シリコン５ａをイン
プランテーションマスクとしてｎ゛型不純物を選択的に
イオン注入して、シリコン酸化物であるＣＶＤ膜５Ｃを
約５０００人厚さに形成した後、熱処理を施してソース
ｎ°型半導体層８を形成する。この様子を第２図（Ｅ）
に示している。

その後、各領域の電極取り出し開口部１１を形成した後
、Ａβ金属膜９を形成し完成した様子を第２ｒｌｌＪ（
Ｆ）に示す。

このような本発明の製造方法によれば、ｎ型エピタキシ
ャル層２とソースｎ＋型半導体履８との間に存在するＰ
型半導体層４の主面に沿っての距離、すなわち第２図（
Ｆ）における８寸法より、ｎ型エピタキシャル層２とソ
ースｎ゛型半導体層８との開に存在するＰ型半導体層４
の深さ方向に沿っての距離、すなわち第２図（Ｆ）にお
ける６寸法の方が大きくなるようにすることができる。

尚、第２図（Ｂ）の工程では、酸化膜５ｄを形成したの
であるが、これは特に形成しなくても、多結晶シリコン
膜６ｂをエツチングするだけでもよい。しかし、酸化膜
５ｄを形成しておく方が、残存多結晶シリコン膜６ｂ＋
　を正確に形成できる。

また、マスク材膜として多結晶シリコン膜６ｂを用いた
のであるが、これは、フォトレジスト、ポリイミド樹脂
あるいはアモルファスシリコン等で形成しても良い。更
にまた、多結晶シリコン６ａの代りに、他の半導体膜又
は導電体膜を使用してもよい。

また、第１図に示した実施例のＤＳＡ　　ＭＯＳＦＥＴ
では、Ｐ型半導体層（第１半導体層）は、複数個分離し
て形成され、多結晶シリコンパターン（半導体膜又は導
電体膜パターン）６Ｃで囲まれると共にｎ型半導体基体
の主面に形成される各Ｐ型半導体層の平面形状は、３個
の８角形状の半導体層パターン部４Ａ、４Ｂ、４Ｃと、
これら３個の８角形状の半導体層パターン部の相隣り合
う辺間を連結する２個の連結用半導体層パターン部４Ｄ
、４Ｅとからなるようなものとさたのであるが、本発明
は、これに限らず、各Ｐ型半導体層の平面形状は、２個
の８角形状の半導体層パターン部とこれら２個の８角形
状の半導体層パターン部の相隣り合う辺間を連結する１
個の連結用半導体層パターン部とからなるようなものと
されていもよい。更に、第３図に示すように、各Ｐ型半
導体層の平面形状は、２個の６角形の半導体層パターン
４Ｆ、４Ｇの相隣り合う一辺間を連結用半導体層パター
ン４Ｈで結んだようなものとされてもよい。更にまた、
第４図に示すように、各Ｐ型半導体層の平面形状は、２
個の四角形半導体層バク　　　□−ン４１，４Ｊの相隣
り合う一辺間を連結用半導体層パターン４にで結んだよ
うなものとされてもよい。

尚、本発明の実施例として縦形電界効果型トランジスタ
のうち、ＤＳＡ−ＭＯＳ　　ＦＥＴを例にとって説明し
たのであるが、本発明は、これに限定されず、たとえば
、Ｕ−ＭＯＳ、あるいはＶ−ＭＯ３構造にも適用するこ
とができる。又、特に高耐圧半導体装置においてフィー
ルドリミティングリングを本発明によって形成可能な事
からＤＳＡ−ＭＯＳ　　ＦＥＴの他にバイポーラ型半導
体装置にも応用可能である。

発明の効果前述したように、本発明の縦形半導体装置の製造方法に
よれば、第１半導体層は、半導体膜又は導電体膜パター
ンに対して自己整合的に、しかも、その半導体膜又は導
電体膜パターンへの横方向への拡散を小さくし、縦方向
の拡散を深くして形成することができる。従って、本発
明を前述したように縦形電界効果トランジスタに適用し
た場合には、スイッチングスピードやオン抵抗の性能を
向上させるため、チャンネル長を可能のかぎり狭ばめて
も、上記Ｐ型半導体層が深く、そしてゲート多結晶シリ
コン（あるいはチャンネル領域）に対して自己整合的に
形成されているためバンチスルー現象を防止することが
でき、極めて薄いゲート酸化膜上に有するゲート多結晶
シリコンと重なるチャンネルＰ型半導体層の面積が少な
いため、ゲート・ソース間の容量を減少させ、さらに該
Ｐ型半導体層にともなってソースｎ゛型半導体層も浅く
することが相互コンダクタンスｇｍも大きくすることが
可能である。そしてチャンネル領域、ソースｎ°型半導
体領域等がシャロー・ジャンクショア　（Ｓｈａｌｌｏ
ｗ　Ｊｕｎｃｔｉｏｎ）化されているため、チャンネル
領域とチャンネル領域間のドレイン電流の流通路（ｎ型
エピタキシャル層）は広がり、その分ゲート多結晶シリ
コンパターン幅の縮小が可能である。したがって特にチ
ャンネル幅を長く形成するため、ゲート多結晶ンリコン
バクーン間（セル）を細く、長いパターン配列すると良
い。

本発明は、このようにチャンネル領域を細長く形成され
ているパターン部分においても、ソースｎ“型半導体層
の真下でセルの中央に自己整合的に形成され、パンチス
ルー現象による低耐圧を防止するため、チャンネル領域
よりも空乏層が広がりに（＜、高濃度で深いＰ型半導体
層を形成している。

そして、該Ｐ型半導体層を自己整合的に形成しているた
め、従来のものと比べてフォトエツチング工程が１回生
なくて済む。このことは生産性を高めるために大いに有
効である。

本発明は、チャンネルＰ型半導体層を縦方向に深く、横
方向に浅く形成することに加えて、第１図、第４図及び
第５図に関連して説明したようにゲート多結晶シリコン
パターンに工夫をこらしチャンネル幅を長くし単位面積
当りの電流容量を増すことによって更に性能を向上させ
ることができる。

このことを従来装置との寸法関係の比較において説明す
る。従来例である第５図（Ａ）の平面図と本発明の実施
例を示す第１図（Δ）の平面図の倍率は同一のデザイン
ルールを採用しており、破線で囲まれた所定面積内の縦
の長さＹ、を１２０μｍとし、横の長さＸＬを１６０μ
ｍとして設定しておく。

第５図（Δ）では３Ｘ４＝１２個のソース電極取り出し
開口部１０が存在し、１個のセルの一辺の長さはＬｏ、
（＝　Ｌ＋１２　）は２０μｍとなっているからセル１
個のチャンネル幅（セルの周囲全体〉は８０μｍとなり
、この破線枠内の合計チャンネル幅は９６０μｍとなっ
ている。

これに対し、第１図（Ａ）では８角型の直線辺Ｌ　０３
の長さ１０μｍ、斜め４５°辺り、、　　（−ν’２”
７２ＬＯ３）は約７μｍであり、連結辺Ｌｏｓは２０μ
ｍとなるので、１個のセル１０のチャンネル幅は約２４
４μｍとなり、破線内のパターン面積でのチャンネル幅
は約１１３２μｍとなる。

このようなチャンネル幅は従来のものに比較して大きく
なり、かつその差はセル数が増加する程、あるいはパタ
ーン面積が大きいほど大きくなる。

このように本発明の実施例によれば大幅にチャンネル幅
を大きくできる。この理由としては、斜線を有効的に用
いることによって第５図（Ａ）の平面図におけるｌ、　
　＜１．の関係１１　　ζｌｔ’＝＝シたためである。

従って、セルｌＯ同志を交互に配列することによって同
じデザインルールにも拘わらず全体的に中央部へセルパ
ターン配列を集積することができるわけであり、その分
従来のものより多くのセルの集積が可能となった。

次に微細化を進めた場合、特にセルとゲート多結晶シリ
コンパターンを縮小化した場合、従来実施例では数ミク
ロン間隔でソース電極取り出し開口部が必要であった。

つまりソース電極取り出し開口部は、デザインルールに
束縛されてしまう欠点を持っていた。本発明の実施例で
は、ソース電極取り出し開口部の間隔を任意に設計可能
であり、しかもチャンネル幅は減少しない長所がある。

以上のことから、本発明の実施例によれば、定めさたチ
ップ面積内でチャンネル幅を大きく得られるように適切
なゲート多結晶シリコンパターンを提供し、該ゲート多
結晶シリコンパターンの開口部に相当するセルの適切な
配置をすることによってドレイン電流を大きく得ること
を可能とし、しかも大電流領域での相互コンダクタンス
ｇｍを大きくし、スイッチングスピードの高速化、ある
いはオン抵抗の低減化、さらには、チップ面積の縮小化
をはかり、生産性向上を可能とすることができる。

以上のごとく、本発明による効果をまとめると、チャン
ネル幅を長く形成でき、オン抵抗を低くすることが可能
であるばかりでなく、チャンネル長ヲ狭ばめてもパンチ
・スルー現象が起こらず、ソース・ドレイン間のブレー
クダウン電圧の高いものが得られ、かつチャンネルＰ型
半導体層およびソースｎ゛型半導体層を浅く形成するこ
とで、ソース・ゲート間容量を小さくし、それにともな
ってゲート多結晶シリコンのパターン幅を縮小でき、そ
れにともなって、ゲート多結晶シリコンの面積が減少す
ることからゲート・ドレイン間の容量も小さくすること
が可能である。したがって、チャンネル領域が狭いこと
から相互コンダクタンスｇｍが太き（、これがしいては
スイッチングスピードの向上を可能とし、高耐圧素子で
、スイッチングスピードが速く、しかもオン抵抗の低い
大電力ＭＯ３型トランジスタを生産性の優れた製造方法
にて提供できる。

【図面の簡単な説明】

第１図（Ａ）は本発明の一実施例としての製造方法によ
って形成さたＤＳＡ　　ＭＯＳ　　ＦＥＴの平面図、第
１図（Ｂ）は第１図（Ａ）のＡ−Ａ　’轢断面構造図、
第２図（Δ）から（Ｆ）は本発明の製造方法によるＤＳ
Ａ　　ＭＯＳ　　ＦＥＴの試作工程の断面図、第３図は
本発明の製造方法によるＤＳＡ　　ＭＯＳ　　ＦＥＴの
別の実施例を示す平面図、第４図は本発明の製造方法に
よるＤＳＡ！４０Ｓ　　ＦＥＴの更に別の実施例を示す
平面図、第５図（Ａ）は実施例のＤＳＡ　　ＭＯＳ　　
ＦＥＴの一例を示す平面図、第５図（Ｂ）は第５図（Ａ
）のＡ−Ａ　’線断面構造図、第６図（Ａ）から（Ｆ）
は第５図のＤＳＡ　　ＭＯＳ　　ＦＥＴの製造プロセ。ス工程を示す断面図である。１・・・ｎ゛型半導体基体、２・・・ｎ型エピタキシャル層、４・・・Ｐ型半導体層、　４ａ・・・Ｐ型不純物イオン
５ａ・・・ゲート酸化膜、５ｃ・・・ＣＶＤ膜５ｄ・・
・酸化膜、　　　６ａ・・・多結晶シリコン６ｂ・・・
多結晶シリコン膜、６ｂ１・・・残存多結晶シリコン膜８・・・ソースｎ゛型半導体層、９・・・金属電極膜、　　１０・・・セル１１・・・絶
縁膜開口部第２図６ａ簗３図第４図第６図Ｊ　　　　　　ｔ　　４１

Claims

【特許請求の範囲】

（１）第１導電型の半導体基体の主面上に第１絶縁膜を
形成する工程と、該第１絶縁膜の上に半導体膜又は導電
体膜パターンを形成する工程と、前記第１絶縁膜及び半
導体膜又は導電体膜パターンをおおうようにマスク材膜
を形成する工程と、該マスク材膜を異方性エッチングし
て自己整合的に前記半導体膜又は導電体膜パターンの側
壁にマスク材膜を残存させる工程と、該残存させられた
マスク材膜をインプランテーションマスクとして前記第
１絶縁膜を通して前記半導体基体へ第２導電型の不純物
をイオン注入する工程と、前記残存マスク材膜を除去す
る工程と、前記イオン注入さた第２導電型の不純物を拡
散処理することによって前記半導体膜又は導電体膜パタ
ーンのエッジ部の下に前記第１絶縁膜を介して重なるよ
うに延びる第２導電型の第１半導体層を形成する工程と
、前記半導体膜又は導電体膜パターンをインプランテー
ションマスクとして前記第１絶縁膜を通して前記第１半
導体層へ選択的に第１導電型の不純物をイオン注入して
前記半導体膜又は導電体膜パターンのエッジ部の下に前
記第１絶縁膜を介して重なるように延びる第１導電型の
第２半導体層を形成する工程とを含むことを特徴とする
縦形半導体装置の製造方法。
（２）前記マスク材膜は、多結晶シリコンで形成する特
許請求の範囲第（１）項記載の縦形半導体装置の製造方
法。
（３）前記マスク材膜は、フォトレジスト等の有機物で
形成する特許請求の範囲第（１）頂記載の縦形半導体装
置の製造方法。
（４）前記マスク材膜は、アモルファスシリコンで形成
する特許請求の範囲第（１）項記載の縦形半導体装置。