JP2013201451A - 半導体装置 - Google Patents
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Abstract
【解決手段】パワーMISFETが設けられるアクティブ領域Aおよびその外周で耐圧構造が設けられる外周領域Bを有する基板1と、外周領域Bの基板1上に絶縁膜2を介して設けられた導電性膜7から構成されるパターンFG1およびパターンFG1と分離したパターンFG2と、パワーMISFETのゲート電極6と電気的に接続され、導電性膜7の上層に設けられるゲート電極端子16と、を有する。パターンFG1の導電性膜7は、ゲート電極端子16と電気的に接続されており、パターンFG2の導電性膜7は、ゲート電極端子16と電気的に分離されている。
【選択図】図17
Description
本実施の形態1の半導体装置は、nチャネル型のトレンチゲート型パワーMISFET(半導体素子)を有するものである。したがって、トレンチゲートによって、ドリフト領域であるドレイン領域を流れる電流が制御される。
前記実施の形態1では、不純物導入工程において、不純物漏れを防止するために、ゲート電極と電気的に接続された導電性膜から構成されるパターンが、外周電極端子まで引き延ばされるように設けられている場合について説明した。本実施の形態2では、パターンを3つに分離した点が前記実施の形態1とは異なる。以下、特に相違する点に関して説明する。
前記実施の形態1では、不純物導入工程において、不純物漏れを防止するために、ゲート電極と電気的に接続された導電性膜から構成される1つのパターンFGが、外周電極端子まで引き延ばされるように設けられている場合について説明した。また、前記実施の形態2では、ゲート−ドレイン間容量を低減するために、前記実施の形態1の1つのパターンFGを3つに分割した場合について説明した。本実施の形態3では、前記実施の形態1の1つのパターンFGを2つに分割した場合について説明する。
前記実施の形態2で示した半導体装置(図17参照)において、外周領域Bの最外周側に寄生MISFETが形成されている。具体的には、最外周側のパターンFG3の導電性膜7をゲート、パターンFG3の絶縁膜2をゲート絶縁膜、n−型単結晶シリコン層1Bに形成されているp−型半導体領域8およびp−型半導体領域19をソース/ドレインとした寄生MISFETが形成されている。
前記実施の形態4では、最内周パターンを構成するパターンFG1と最外周パターンを構成するパターンFG3との間のパターンFG2は、パワーMISFETのゲート電極6、あるいは基板1などと電気的に接続されていないフローティングパターンである。
前記実施の形態1〜5では半導体素子として、パワーMISFETを適用した場合について説明したが、本実施の形態6ではIGBTを適用した場合について説明する。図26に、IGBTを備えた半導体装置の要部断面図を示す。
1A n+型単結晶シリコン基板(半導体基板)
1B n−型単結晶シリコン層(第1半導体領域)
1C p+型単結晶シリコン層
2 絶縁膜
3 p−型半導体領域(第2半導体領域)
4 溝
5 ゲート絶縁膜
6 ゲート電極
7 導電性膜
8 p−型半導体領域(第3半導体領域)
9 p−型半導体領域(第4半導体領域)
11 n+型半導体領域(第5半導体領域)
12 絶縁膜
13 コンタクト溝(浅溝)
14、14a コンタクト溝
15 p+型半導体領域(第6半導体領域)
16 ゲート電極端子
17 ソース電極端子
18 最外周電極端子
19 p−型半導体領域
108 漏れ領域
115 漏れ領域
A アクティブ領域(第1領域)
B 外周領域(第2領域)
CHP チップ
CNT コンタクト
FG、FG0、FG1、FG2、FG3 パターン
Claims (9)
- 半導体基板のMISFET形成領域に形成され、ソース領域、ドレイン領域、チャネル形成領域、ゲート絶縁膜およびゲート電極からなるMISFETと、
前記半導体基板の外周部に位置し、平面視において、前記MISFET形成領域を囲み、前記ドレイン領域に電気的に接続された第1半導体領域と、
前記半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され、前記ゲート電極に電気的に接続された第1導電性膜と、
前記ゲート電極上および前記第1導電性膜上に形成された第2絶縁膜と、
前記第2絶縁膜上に形成され、前記ソース領域に電気的に接続されたソース電極端子と、
前記第2絶縁膜上に形成され、前記ゲート電極に電気的に接続されたゲート電極端子と、
前記第2絶縁膜上に形成され、前記第1半導体領域に電気的に接続された最外周電極端子と、を有し、
前記第1絶縁膜と前記第1導電性膜とは、前記チャネル形成領域と前記第1半導体領域との間に配置されており、
前記最外周電極端子は、平面視において、前記第1導電性膜と一部重なっている半導体装置。 - 請求項1の半導体装置において、
前記第1絶縁膜と前記第1導電性膜の平面形状は、実質的に同一である。 - 請求項1の半導体装置において、
前記MISFETは、前記半導体基板内の前記ドレイン領域と、前記ドレイン領域上の前記チャネル形成領域と、前記チャネル形成領域上の前記ソース領域と、前記ドレイン領域、前記チャネル形成領域および前記ソース領域に接する溝と、前記溝内の前記ゲート絶縁膜と、前記溝内の前記ゲート絶縁膜上の前記ゲート電極とからなる。 - 請求項1の半導体装置において、
前記ゲート電極と前記第1導電性膜とは、同一層で形成されている。 - 請求項1の半導体装置において、
前記第1導電性膜は、ポリシリコン膜からなる。 - 請求項1の半導体装置において、
前記第1半導体領域と前記チャネル形成領域とは、前記第1導電性膜をマスクとして形成される。 - 請求項1の半導体装置において、
前記第1導電性膜は、第1端部および第2端部を有し、
前記第1端部は、平面視において、前記第1半導体領域に重なっており、
前記第2端部は、平面視において、前記チャネル形成領域に重なっている。 - 請求項1の半導体装置において、
前記ドレイン領域と前記ソース領域は、n型であり、前記チャネル形成領域と前記第1半導体領域は、p型である。 - 請求項1の半導体装置において、
前記ゲート電極端子は、平面視において、前記ソース電極端子を囲んでおり、
前記最外周電極端子は、平面視において、前記ゲート電極端子を囲んでいる。
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