TW202406139A

TW202406139A - 半導體裝置及其製造方法

Info

Publication number: TW202406139A
Application number: TW111127391A
Authority: TW
Inventors: 鄒振東; 廖志成; 李家豪
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2022-07-21
Filing date: 2022-07-21
Publication date: 2024-02-01
Also published as: TWI836520B

Abstract

一種半導體裝置，包含第一導電類型的磊晶層設置於基底的表面上，溝槽設置於磊晶層中，閘極結構設置於溝槽內，包含上方導電部和下方導電部，介電分隔部設置於上方導電部和下方導電部之間，介電襯層設置於溝槽內且圍繞閘極結構，介電襯層具有開口位於溝槽的底面，下方導電部的一部分填充於開口中，且下方導電部與磊晶層的一部份構成蕭特基能障二極體，第二導電類型的摻雜區設置於磊晶層中，且位於溝槽的底面下和下方導電部的一側，其中磊晶層的上述部份和摻雜區的一部分皆與下方導電部接觸。

Description

半導體裝置及其製造方法

本揭露係關於半導體技術，特別是關於包含垂直埋置的蕭特基能障二極體之半導體裝置及其製造方法。

金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor，MOSFET)是最常被應用在積體電路中的功率電晶體，且通常在高電壓、大電流的條件下操作。MOSFET可包含水平式結構，例如橫向擴散金屬氧化物半導體(laterally-diffused metal-oxide semiconductor，LDMOS)場效電晶體(FET)，以及垂直式結構，例如溝槽型閘極金屬氧化物半導體場效電晶體(trench gate MOSFET)。針對溝槽型閘極MOSFET，其係將閘極設置於溝槽內，具有縮小元件單元尺寸、降低寄生電容等好處，然而，在導通電阻(on-state resistance，Ron)、崩潰電壓(breakdown voltage)和開關損耗(switching loss)等方面，傳統的溝槽型閘極MOSFET仍無法完全滿足在電力電子應用上的各種需求。

有鑑於此，本揭露提出一種半導體裝置及其製造方法，其包含垂直埋置(vertically embedded)的蕭特基能障二極體(Schottky barrier diode，SBD)整合在分離式閘極溝槽型垂直雙擴散金屬氧化物半導體場效電晶體(split-gate trench vertical double diffused MOSFET(VD MOSFET))中，除了可以不增加元件單元尺寸(cell pitch)、降低導通電阻(Ron)、降低閘極-汲極電容(gate-to-drain capacitance，Cgd)和提高崩潰電壓(breakdown voltage，BV)，還可以減少逆向恢復電荷(reverse recovery charge，Qrr)和減少開關功率損耗(switching power loss，Psw)，有利於半導體裝置在高電壓和高頻電訊號的操作條件下的應用。

根據本揭露的一實施例，提供一種半導體裝置，包括基底、磊晶層、溝槽、閘極結構、介電分隔部、介電襯層以及第一摻雜區。磊晶層具有第一導電類型，設置於基底的第一表面上，溝槽設置於磊晶層中，閘極結構設置於溝槽內，包括上方導電部和下方導電部，介電分隔部設置於上方導電部和下方導電部之間，介電襯層設置於溝槽內且圍繞閘極結構，介電襯層具有開口位於溝槽的底面，下方導電部的一部分填充於開口中，且下方導電部與磊晶層的一部份構成蕭特基能障二極體，第一摻雜區具有第二導電類型，設置於磊晶層中，且位於溝槽的底面下和下方導電部的一側，其中磊晶層的上述部份和第一摻雜區的一部分皆與下方導電部接觸。

根據本揭露的一實施例，提供一種半導體裝置的製造方法，包括以下步驟：提供基底，且形成磊晶層於基底的第一表面上，其中磊晶層具有第一導電類型；形成第一摻雜區和第二摻雜區於磊晶層中，其中第一摻雜區和第二摻雜區具有第二導電類型；形成溝槽於磊晶層中，溝槽的底面暴露出第一摻雜區和第二摻雜區；順向性地形成第一介電層於溝槽的側壁和底面上；形成第一間隙壁和第二間隙壁於第一介電層上，且位於溝槽的相對兩側壁；利用第一間隙壁和第二間隙壁為遮罩，蝕刻第一介電層以形成開口，其中開口暴露出磊晶層的一部分及第一摻雜區和第二摻雜區各自的一部分；形成下方導電部於溝槽內，且填充開口，其中下方導電部與磊晶層的上述部分接觸；以及形成介電分隔部和上方導電部於溝槽內，且上方導電部與下方導電部經由介電分隔部彼此分離。

為了讓本揭露之特徵明顯易懂，下文特舉出實施例，並配合所附圖式，作詳細說明如下。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「上」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同（旋轉90度或其它方位），用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。

雖然本揭露使用第一、第二、第三等等用詞，以敘述種種元件、部件、區域、層、及/或區塊(section)，但應了解此等元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本揭露之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊之詞稱之。

本揭露中所提及的「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。

本揭露中所提及的「耦接」、「耦合」、「電連接」一詞包含任何直接及間接的電氣連接手段。舉例而言，若文中描述第一部件耦接於第二部件，則代表第一部件可直接電氣連接於第二部件，或透過其他裝置或連接手段間接地電氣連接至該第二部件。

雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理亦可應用至其他的實施例。此外，為了不致使本發明之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

本揭露係關於包含垂直埋置的蕭特基能障二極體(SBD)整合在分離式閘極溝槽型垂直雙擴散金屬氧化物半導體場效電晶體(split-gate trench VDMOSFET)中的半導體裝置及其製造方法，此半導體裝置的閘極結構包含彼此分離的上方導電部和下方導電部設置在溝槽中，且下方導電部與位於其正下方的磊晶層的一部分構成蕭特基能障二極體。此外，在磊晶層中有至少一個或是彼此分離的複數個摻雜區位於溝槽的底面下，磊晶層的上述部分位於這些摻雜區之間，且這些摻雜區的導電類型與磊晶層的導電類型相反，這些摻雜區又可稱為遮蔽區(shielding region)。本揭露之實施例的半導體裝置不僅具有不增加元件單元尺寸(cell pitch)、降低導通電阻(Ron)、降低閘極-汲極電容(Cgd)、提高崩潰電壓(BV)等優點，還可以藉由垂直埋置的蕭特基能障二極體來減少逆向恢復電荷(Qrr)和減少開關功率損耗(Psw)，並且上述多個摻雜區(遮蔽區)可降低閘極氧化層的電場、降低閘極-汲極耦合面積(coupling area)和閘極-汲極電容(Cgd)、以及保護蕭特基接觸(Schottky contact)，因此有利於半導體裝置在高電壓和高頻電訊號的操作條件下的應用。

第1圖是根據本揭露一實施例所繪示的半導體裝置的剖面示意圖和等效電路圖。如第1圖所示，在一實施例中，半導體裝置100包含基底101，基底101的材料例如為矽、碳化矽(SiC)、氮化鋁(AlN)、氮化鎵(GaN)或其他合適的半導體材料，其中4H型單晶碳化矽(4H-SiC)基底具有耐高電壓、耐熱、減少能量損耗等優點，適用於功率元件。磊晶層103形成於基底101的第一表面(例如頂面)上，且磊晶層103具有第一導電類型，例如為N型磊晶層，磊晶層103的材料例如為碳化矽(SiC)、單晶矽(monocrystalline silicon)或多晶矽(polysilicon)，N型摻質例如為氮(N)或磷(P)。溝槽106形成於磊晶層103中，從磊晶層103的頂面延伸到磊晶層103的一深度位置，閘極結構110設置於溝槽106內，且包含上方導電部109和下方導電部107，介電分隔部112也設置於溝槽106內，且位於上方導電部109和下方導電部107之間，使得上方導電部109和下方導電部107彼此縱向分離。此外，在溝槽106內還設置有介電襯層114圍繞閘極結構110，且介電襯層114具有開口115位於溝槽106的底面，下方導電部107的一部分填充於開口115中，並且下方導電部107的此部分與磊晶層103的一部分104接觸。

另外，在磊晶層103中且位於溝槽106的底面下還設置有至少一個偏置摻雜區，例如包括第一摻雜區105-1和第二摻雜區105-2，各偏置摻雜區在Z方向的中心軸線在側向(X方向)會偏離下方導電部107在Z方向的中心軸線。第一摻雜區105-1和第二摻雜區105-2具有與第一導電類型相反的第二導電類型，例如為P型摻雜區，P型摻質例如為硼(B)或鋁(Al)。第一摻雜區105-1和第二摻雜區105-2彼此側向分離，且分別位於下方導電部107的相對兩側，同時也位於開口115的相對兩側，磊晶層103的上述部分104則位於第一摻雜區105-1和第二摻雜區105-2之間。此外，第一摻雜區105-1的一部分和第二摻雜區105-2的一部分皆各自與下方導電部107的一部分接觸。

在一些實施例中，上方導電部109的材料為多晶矽，下方導電部107的材料為蕭特基金屬或摻雜的多晶矽(例如P型多晶矽)，且磊晶層103的材料為碳化矽。在另一些實施例中，下方導電部107的材料為蕭特基金屬，且磊晶層103的材料為碳化矽、單晶矽或多晶矽，其中蕭特基金屬例如為鉭(Ta)、鈦(Ti)、鎢(W)、鉬(Mo)、鎳(Ni)、金(Au)、銥(Ir)、鉑(Pt)、碳化鎢(WC)、鎳矽化物(Ni ₂Si)或其合金等。根據本揭露之實施例，下方導電部107的材料之功函數大於磊晶層103的材料之功函數，使得下方導電部107與磊晶層103的一部分104之間產生異質接面，並且下方導電部107與磊晶層103的一部份104構成蕭特基能障二極體(Schottky barrier diode，SBD)，其垂直埋置於半導體裝置100中。

繼續參閱第1圖，半導體裝置100還包含第一井區116-1和第二井區116-2設置於磊晶層103中，分別位於溝槽106的相對兩側，第一井區116-1和第二井區116-2具有第二導電類型，例如為P型井區(P-well)。第一井區116-1和第二井區116-2可以從磊晶層103的頂面延伸至略高於上方導電部109的底面，或者也可以略低或齊平於上方導電部109的底面，第一井區116-1和第二井區116-2作為半導體裝置100的基體區(body region)。此外，半導體裝置100還包含第一源極區118-1和第二源極區118-2，分別設置於第一井區116-1和第二井區116-2中，第一源極區118-1和第二源極區118-2具有第一導電類型，例如為N型重摻雜區(N ⁺doped region)。半導體裝置100還包含第一重摻雜區120-1和第二重摻雜區120-2，分別設置於第一井區116-1和第二井區116-2中，且分別鄰接第一源極區118-1和第二源極區118-2，第一重摻雜區120-1和第二重摻雜區120-2具有第二導電類型，例如為P型重摻雜區(P ⁺doped region)。第一源極區118-1、第二源極區118-2、第一重摻雜區120-1和第二重摻雜區120-2均各自從磊晶層103的頂面延伸至一深度位置，其中第一重摻雜區120-1和第二重摻雜區120-2的底面可以低於第一源極區118-1和第二源極區118-2的底面。

仍參閱第1圖，半導體裝置100還包含層間介電層130覆蓋於磊晶層103的頂面上，閘極接觸132設置於層間介電層130中，且電耦接至閘極結構110的上方導電部109，上方導電部109可以作為控制閘極。一源極接觸134設置於層間介電層130中，且電耦接至第一源極區118-1和第一重摻雜區120-1，另一源極接觸134則電耦接至第二源極區118-2和第二重摻雜區120-2。另外，半導體裝置100還包含汲極電極136設置於基底101的第二表面(例如底面)上。第1圖還繪示了半導體裝置100的等效電路100C，閘極結構110的上方導電部109為等效電路100C中的閘極G，第一源極區118-1和第二源極區118-2為等效電路100C中的源極S，汲極電極136為等效電路100C中的汲極D，閘極G、源極S和汲極D構成垂直雙擴散金屬氧化物半導體場效電晶體(VDMOSFET)。此外，第一重摻雜區120-1和第一井區116-1與磊晶層103所形成的PN接面構成等效電路100C中的體二極體(body diode)10，並且第二重摻雜區120-2和第二井區116-2與磊晶層103所形成的PN接面也構成等效電路100C中的體二極體(body diode)10，體二極體10的兩端分別電連接至源極S和汲極D。另外，下方導電部107與磊晶層103的一部份104構成等效電路100C中的蕭特基能障二極體SBD，蕭特基能障二極體SBD的兩端分別電連接至源極S和汲極D，其中下方導電部107電耦接至源極接觸134，且等效電路100C中的蕭特基能障二極體SBD與體二極體10彼此間並聯電性連接。

在本揭露的實施例中，在操作半導體裝置100的過程中，當半導體裝置100為順向偏壓時(汲極電壓Vd ＞源極電壓Vs)，下方導電部107和磊晶層103的一部分104之間會承受逆向偏壓。此時，第一摻雜區105-1和第二摻雜區105-2與磊晶層103的一部分104之間會承受逆向偏壓，因而會造成第一摻雜區105-1和第二摻雜區105-2與磊晶層103的一部分104之間的空乏區增加，而能避免自磊晶層103流至下方導電部107的漏電流。此外，為了避免當半導體裝置100為順向偏壓時(Vd ＞ Vs)電流自磊晶層103流至下方導電部107，可以依據實際需求而調整第一摻雜區105-1和第二摻雜區105-2之間的間隙，以使得第一摻雜區105-1和第二摻雜區105-2之間所形成之空乏區可以佔據磊晶層103的一部分104的部分或全部。

根據本揭露之實施例，由於蕭特基能障二極體SBD為單極性(unipolar)元件，相較於雙極性(bipolar)元件的體二極體10，蕭特基能障二極體SBD的關閉(turn-off)速度較快，當半導體裝置的等效電路在進行開關切換的操作時，與體二極體10並聯的蕭特基能障二極體SBD有助於讓逆向恢復電荷(Qrr)快速降低，進而降低開關功率損耗(switching power loss，Psw)，尤其是對於高頻電訊號(例如高於5.00E+04赫茲(Hz))，本揭露之實施例的半導體裝置100具有較佳的開關效能。同時，本揭露之實施例的垂直埋置蕭特基能障二極體SBD係整合在半導體裝置100中，因此不會增加半導體裝置100的元件單元的尺寸(cell pitch)，而且本揭露之實施例的半導體裝置100可以不需要在金屬氧化物半導體場效電晶體(MOSFET)晶片之外額外設置蕭特基能障二極體(SBD)晶片，亦即本揭露之實施例在單晶片結構中即可整合金屬氧化物半導體場效電晶體(MOSFET)和蕭特基能障二極體(SBD)，相較傳統的MOSFET和SBD雙晶片結構更能節省空間。

根據本揭露之實施例，半導體裝置100的第一摻雜區105-1和第二摻雜區105-2具有遮蔽區(shielding region)的作用，而得以降低特定區域(例如溝槽106底面)的電場強度，並降低閘極-汲極電容值(Cgd)。如第1圖所示，第一摻雜區105-1和第二摻雜區105-2皆與位於溝槽106底面的介電襯層114接觸，在一些實施例中，第一摻雜區105-1和第二摻雜區105-2的外側邊緣皆各自超出溝槽106的邊緣，以降低位於溝槽106底面的介電襯層114(也可稱為閘極介電層)的電場強度，並且降低閘極和汲極之間的耦合面積(coupling area)，進而降低閘極-汲極電容值(Cgd)，同時還可以保護下方導電部107與磊晶層103的一部份104之接面處的蕭特基接觸(Schottky contact)。此外，半導體裝置100的下方導電部107與上方導電部109彼此分離，且下方導電部107電耦接至源極接觸134，可以進一步降低閘極-汲極電容值(Cgd)，以減少半導體裝置100的開關損耗(switching loss)。

第2圖是根據本揭露一實施例所繪示的半導體裝置的一些部件之俯視示意圖。如第2圖所示，在一實施例中，以俯視觀看時，半導體裝置100的第一摻雜區105-1和第二摻雜區105-2各自位於下方導電部107的相對兩側，且第一摻雜區105-1和第二摻雜區105-2各自與下方導電部107的一部分重疊，或進一步與填入至介電襯層114的開口115內的下方導電部107重疊，磊晶層103的一部分104位於第一摻雜區105-1和第二摻雜區105-2之間，且第一摻雜區105-1的外側邊緣和第二摻雜區105-1的外側邊緣皆各自超出溝槽106的一邊緣。在此實施例中，在平行於基底101的表面的平面方向(例如XY平面)上，第一摻雜區105-1、第二摻雜區105-2和下方導電部107的延伸方向(例如Y軸方向)均互相平行。此外，在一些實施例中，介電襯層114的開口115的俯視形狀可以是矩形，並且第一摻雜區105-1和第二摻雜區105-2可位於開口115的相對兩側。另外，第一摻雜區105-1和第二摻雜區105-2的俯視形狀可以是三角形、矩形、多邊形、圓形、橢圓形或其他合適的幾何形狀，在一些實施例中，第一摻雜區105-1和第二摻雜區105-2可以是沿著其延伸方向(例如Y軸方向)設置的多個彼此分離的區塊。以俯視觀看時，第一摻雜區105-1和第二摻雜區105-2皆各自與下方導電部107的部份區域、溝槽106的部份區域及開口115的部份區域重疊。

第3圖是根據本揭露另一實施例所繪示的半導體裝置的一些部件之俯視示意圖。如第3圖所示，在此實施例中，半導體裝置100包含多個摻雜區105-3、105-4、105-5和105-6，這些摻雜區105-3、105-4、105-5和105-6皆具有第二導電類型，例如為P型摻雜區，可參閱第1圖，這些摻雜區105-3、105-4、105-5和105-6係設置於磊晶層103中，且位於溝槽106的底面下。在平行於基底101的表面的平面方向(例如XY平面)上，這些摻雜區105-3、105-4、105-5和105-6的延伸方向(例如X軸方向)互相平行，且皆垂直於下方導電部107的延伸方向(例如Y軸方向)。在此實施例中，摻雜區105-3和105-6分別位於下方導電部107的相對兩側，摻雜區105-4和105-5位於摻雜區105-3和105-6之間，且摻雜區105-3、105-4、105-5和105-6的外側邊緣皆超出溝槽106的邊緣。在一些實施例中，介電襯層114可具有多個開口115，各開口115的俯視形狀可以是三角形、矩形、多邊形、圓形、橢圓形或其他合適的幾何形狀，且這些摻雜區105-3、105-4、105-5和105-6可設置在各開口115的相對兩側。另外，各摻雜區105-3、105-4、105-5和105-6的俯視形狀可以是三角形、矩形、多邊形、圓形、橢圓形或其他合適的幾何形狀，在一些實施例中，各摻雜區105-3、105-4、105-5和105-6可以是沿著其延伸方向(例如X軸方向)設置的多個彼此分離的區塊。以俯視觀看時，這些摻雜區105-3、105-4、105-5和105-6皆各自與下方導電部107的部份區域、溝槽106的部份區域及開口115的部份區域重疊。

第4圖是根據本揭露又另一實施例所繪示的半導體裝置的一些部件之俯視示意圖。如第4圖所示，在此實施例中，半導體裝置100包含第一摻雜區105-1和第二摻雜區105-2設置於磊晶層103中，且位於溝槽106的底面下，以及多個摻雜區105-3、105-4和105-5也設置於磊晶層103中，且與第一摻雜區105-1和第二摻雜區105-2在同一水平高度，這些摻雜區105-1、105-2、105-3、105-4和105-5皆具有第二導電類型，例如為P型摻雜區，且可利用相同的光罩和同一道離子佈植製程，同時製作摻雜區105-1、105-2、105-3、105-4和105-5。以俯視觀之，在平行於基底101的表面的平面方向(例如XY平面)上，第一摻雜區105-1和第二摻雜區105-2的延伸方向(例如Y軸方向)平行於下方導電部107的延伸方向(例如Y軸方向)，而多個摻雜區105-3、105-4和105-5的延伸方向(例如X軸方向)互相平行，且皆垂直於下方導電部107的延伸方向(例如Y軸方向)，亦即第一摻雜區105-1和第二摻雜區105-2的延伸方向(例如Y軸方向)皆垂直於其他摻雜區105-3、105-4和105-5的延伸方向(例如X軸方向)。在此實施例中，第一摻雜區105-1和第二摻雜區105-2的設置可以更有效地抑制蕭特基接觸的表面電場。以俯視觀看時，這些摻雜區105-1、105-2、105-3、105-4和105-5皆各自與下方導電部107的部份區域、溝槽106的部份區域及介電襯層114的開口115的部份區域重疊，其他細節可參閱前述第2圖和第3圖的相關描述，在此不再重複。

第5圖是根據本揭露一些實施例所繪示的半導體裝置的另一些部件之俯視布局示意圖。如第5圖的俯視布局200A所示，在一實施例中，半導體裝置100的第一源極區118-1和第二源極區118-2位於上方導電部109的相對兩側，且藉由介電襯層114與上方導電部109隔開。第一重摻雜區120-1位於第一源極區118-1的外側，第二重摻雜區120-2位於第二源極區118-2的外側，以俯視觀看時，一源極接觸134與第一重摻雜區120-1和第一源極區118-1的一部分重疊，另一源極接觸134與第二重摻雜區120-2和第二源極區118-2的一部分重疊。

另外，如第5圖的俯視布局200B所示，在此實施例中，半導體裝置100包含多個第一重摻雜區120-1設置於第一源極區118-1的區域內，以及多個第二重摻雜區120-2設置於第二源極區118-2的區域內，相較於俯視布局200A所示的實施例，在俯視布局200B的實施例中，由於多個第一重摻雜區120-1和多個第二重摻雜區120-2不會佔據額外的面積，因此俯視布局200B的實施例之源極接觸134的面積小於俯視布局200A的實施例之源極接觸134的面積。此外，俯視布局200B的實施例還可進一步縮小半導體裝置100的元件單元的尺寸(cell pitch)。

第6圖、第7圖、第8圖、第9圖和第10圖是根據本揭露一實施例所繪示的半導體裝置的製造方法之一些階段的剖面示意圖。如第6圖所示，首先提供基底101，例如為4H型單晶碳化矽(4H-SiC)基底，然後在基底101的表面(例如頂面)上，利用磊晶成長製程且同時進行第一導電類型的摻雜，以形成第一導電類型的第一磊晶層103-1，例如為N型的4H型單晶碳化矽(4H-SiC)磊晶層。接著，利用離子佈植製程和使用遮罩，在第一磊晶層103-1內植入第二導電類型的摻質，以形成彼此分離的第二導電類型的第一摻雜區105-1和第二摻雜區105-2，例如為P型摻雜區。繼續參閱第6圖，在步驟S101，利用磊晶成長製程且同時加入第一導電類型的摻質，以形成第一導電類型的第二磊晶層103-2於第一磊晶層103-1上，並且覆蓋第一摻雜區105-1和第二摻雜區105-2。第二磊晶層103-2的組成可以與第一磊晶層103-1相同，例如為N型的4H型單晶碳化矽(4H-SiC)磊晶層，第一磊晶層103-1和第二磊晶層103-2一起構成第1圖的磊晶層103。

仍參閱第6圖，在步驟S103，利用不同的離子佈植製程和使用不同的遮罩，先在第二磊晶層103-2中形成第二導電類型的井區116，例如為P型井區。然後在井區116中形成第一導電類型的源極區118，例如為N型重摻雜區。接著在井區116中形成第二導電類型的第一重摻雜區120-1和第二重摻雜區120-2，例如為P型重摻雜區，其中第一重摻雜區120-1和第二重摻雜區120-2位於源極區118的相對兩側。繼續參閱第6圖，在步驟S105，利用蝕刻製程和使用硬遮罩(未繪示)，經由硬遮罩的開口和使用蝕刻劑，以形成溝槽106穿過源極區118、井區116和第二磊晶層103-2，溝槽106的底面暴露出第一摻雜區105-1、第二摻雜區105-2和第一磊晶層103-1的一部分，同時產生如第1圖所示的位於溝槽106的相對兩側的第一井區116-1和第二井區116-2，以及第一源極區118-1和第二源極區118-2。

接著，參閱第7圖，在步驟S107，於溝槽106的側壁和底面上以及磊晶層103的頂面上，依序順向性地(conformally)沉積第一介電層111和第二介電層122，在一實施例中，第一介電層111例如為氧化矽，第二介電層122例如為氮化矽，且第二介電層122的厚度大於第一介電層111的厚度，例如為第一介電層111的厚度的2至3倍。仍參閱第7圖，在步驟S109，利用異向性蝕刻製程移除第二介電層122的水平部份，以形成第一間隙壁122-1和第二間隙壁122-2於第一介電層111上，且分別位於溝槽106的相對兩側壁上。

繼續參閱第7圖，在步驟S111，利用第一間隙壁122-1和第二間隙壁122-2作為蝕刻遮罩，對第一介電層111進行蝕刻製程，以移除第一介電層111未被第一間隙壁122-1和第二間隙壁122-2覆蓋的部份，留下第一介電層111的一部分111-1和111-2，並形成開口115暴露出磊晶層103的一部分104，以及第一摻雜區105-1的一部分和第二摻雜區105-2的一部分。仍參閱第7圖，在步驟S113，利用對於第一介電層111和第二介電層122的材料具有蝕刻選擇性的蝕刻製程，先移除第一間隙壁122-1和第二間隙壁122-2，保留第一介電層111的一部分111-1和111-2，然後沉積第一導電材料層124於溝槽106內和磊晶層103的頂面上，第一導電材料層124填充開口115，並且覆蓋第一介電層111的前述部分111-1和111-2。在一些實施例中，第一導電材料層124例如為蕭特基金屬或P型摻雜的多晶矽。

然後，參閱第8圖，在步驟S115，對第一導電材料層124進行回蝕刻(etch back)製程，以在溝槽106內形成下方導電部107。下方導電部107填充開口115，並且接觸開口115所暴露出來的磊晶層103的一部分104，以及第一摻雜區105-1的一部分和第二摻雜區105-2的一部分。在一些實施例中，下方導電部107的頂面低於第一井區116-1和第二井區116-2的底面。繼續參閱第8圖，在步驟S117，沉積第三介電層126於溝槽106內和磊晶層103的頂面上，第三介電層126覆蓋下方導電部107和第一介電層111的前述部分111-1和111-2。在一些實施例中，第三介電層126的材料可以與第一介電層111相同，例如為氧化矽。

仍參閱第8圖，在步驟S119，對第三介電層126以及第一介電層111的前述部分111-1和111-2進行回蝕刻製程，以形成介電分隔部112在下方導電部107的頂面上，並且第一介電層111的剩餘部份111-3和111-4的頂面與介電分隔部112的頂面齊平。繼續參閱第8圖，在步驟S121，利用熱氧化製程，在溝槽106的側壁和磊晶層103的頂面上成長第四介電層127，且第四介電層127位於第一介電層111的剩餘部份111-3和111-4的頂面上，第四介電層127例如為氧化矽，且第四介電層127的厚度小於第一介電層111的厚度。

然後，參閱第9圖，在步驟S123，在第四介電層127和介電分隔部112上沉積第二導電材料層128，第二導電材料層128填充於溝槽106內且沉積於磊晶層103的頂面上方。在一些實施例中，第二導電材料層128例如為多晶矽。繼續參閱第9圖，在步驟S125，對第二導電材料層128和第四介電層127進行化學機械平坦化(chemical mechanical planarization，CMP)製程，移除第二導電材料層128和第四介電層127在溝槽106以外的部份，以形成上方導電部109，並完成介電襯層114，其中介電襯層114由第四介電層127的一部分和第一介電層111的一部分組成，介電分隔部112則由第三介電層126的一部分組成，且上方導電部109和下方導電部107經由介電分隔部112彼此分離，介電襯層114圍繞上方導電部109和下方導電部107。仍參閱第9圖，在步驟S127，形成層間介電層130覆蓋上方導電部109和磊晶層103。層間介電層130可包含多層介電層，並且後續在層間介電層130中可形成多層金屬層和多個貫穿介電層的導孔，以作為電性連接用的互連層(interconnect layer)。

接著，參閱第10圖，在步驟S129，利用蝕刻製程和使用遮罩，在層間介電層130內形成多個接觸開口131和133，其中接觸開口131暴露出上方導電部109的一部分，一接觸開口133暴露出第一源極區118-1的一部分和第一重摻雜區120-1，另一接觸開口133暴露出第二源極區118-2的一部分和第二重摻雜區120-2。繼續參閱第10圖，在步驟S131，沉積導電材料填充接觸開口131和133，並且進行化學機械平坦化(CMP)製程，以形成閘極接觸132和多個源極接觸134，其中閘極接觸132電耦接至上方導電部109，多個源極接觸134分別電耦接至第一源極區118-1和第二源極區118-2。此外，下方導電部107也電耦接至源極接觸134。仍參閱第10圖，在步驟S133，在基底101的一表面(例如底面)上沉積金屬層，並且將金屬層圖案化，形成汲極電極136，完成第1圖的半導體裝置100。

根據本揭露之實施例，半導體裝置具有分離式閘極溝槽型結構，其中閘極的下方導電部與磊晶層的一部分接觸而構成垂直埋置的蕭特基能障二極體(SBD)，並且磊晶層的此部分的某一側至少存在一個摻雜區(或稱為偏置摻雜區)，摻雜區的導電類型與磊晶層的導電類型相反，且摻雜區具有遮蔽區(shield region)的作用。相較於僅具有分離式閘極溝槽型結構和位於溝槽正下方的一個遮蔽區，但不具有垂直埋置的蕭特基能障二極體和至少一個偏置的遮蔽區的其他半導體裝置，本揭露之實施例的半導體裝置除了可以維持靜態(static)效能和動態(dynamic)效能，例如維持臨界電壓(threshold voltage，Vt)、導通電阻(on-state resistance，Ron)、崩潰電壓(breakdown voltage，BV)、逆向轉換電容(reverse transfer capacitance，Crss)、高頻品質因數(high-frequency figure of merit，HF-FOM)等效能，還可以更加提昇開關(switching)效能，例如降低逆向恢復電流(reverse recovery current，Irr)、逆向恢復電荷(reverse recovery charge，Qrr)、關閉能量消耗(turn-off energy dissipation，Eoff)、開啟能量消耗(turn-on energy dissipation，Eon)、總開關損耗(total switching loss)等效能達到約6％至20％，特別是在高頻電訊號(例如1.00E+05赫茲(Hz))的操作下，本揭露之實施例的半導體裝置相較於前述的其他半導體裝置可以減少約10.14％的功率損耗(power loss)，並且在越高頻的電訊號操作時，可以減少更多的功率損耗。此外，根據本揭露之實施例，在製造半導體裝置的垂直埋置的蕭特基能障二極體時，不需要額外的光罩，利用自對準(self-aligned)技術即可完成接觸開口(contact opening)，以節省製造成本。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10:體二極體 100:半導體裝置 100C:等效電路 101:基底 103:磊晶層 103-1:第一磊晶層 103-2:第二磊晶層 104:磊晶層的一部分 105-1:第一摻雜區 105-2:第二摻雜區 105-3、105-4、105-5、105-6:摻雜區 106:溝槽 107:下方導電部 109:上方導電部 110:閘極結構 111:第一介電層 111-1、111-2:第一介電層的一部分 111-3、111-4:第一介電層的剩餘部分 112:介電分隔部 114:介電襯層 115:開口 116:井區 116-1:第一井區 116-2:第二井區 118:源極區 118-1:第一源極區 118-2:第二源極區 120-1:第一重摻雜區 120-2:第二重摻雜區 122:第二介電層 122-1:第一間隙壁 122-2:第二間隙壁 124:第一導電材料層 126:第三介電層 127:第四介電層 128:第二導電材料層 130:層間介電層 131、133:接觸開口 132:閘極接觸 134:源極接觸 136:汲極電極 S:源極 D:汲極 G:閘極 SBD:蕭特基能障二極體 200A、200B:俯視布局 S101、S103、S105、S107、S109、S111、S113、S115、S117、S119、S121、S123、S125、S127、S129、S131、S133:步驟

為了使下文更容易被理解，在閱讀本揭露時可同時參考圖式及其詳細文字說明。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本揭露之具體實施例，並用以闡述本揭露之具體實施例之作用原理。此外，為了清楚起見，圖式中的各特徵可能未按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。第1圖是根據本揭露一實施例所繪示的半導體裝置的剖面示意圖和等效電路圖。第2圖是根據本揭露一實施例所繪示的半導體裝置的一些部件之俯視示意圖。第3圖是根據本揭露另一實施例所繪示的半導體裝置的一些部件之俯視示意圖。第4圖是根據本揭露又另一實施例所繪示的半導體裝置的一些部件之俯視示意圖。第5圖是根據本揭露一些實施例所繪示的半導體裝置的另一些部件之俯視示意圖。第6圖、第7圖、第8圖、第9圖和第10圖是根據本揭露一實施例所繪示的半導體裝置的製造方法之一些階段的剖面示意圖。

10:體二極體

100:半導體裝置

100C:等效電路

101:基底

103:磊晶層

104:磊晶層的一部分

105-1:第一摻雜區

105-2:第二摻雜區

106:溝槽

107:下方導電部

109:上方導電部

110:閘極結構

112:介電分隔部

114:介電襯層

115:開口

116-1:第一井區

116-2:第二井區

118-1:第一源極區

118-2:第二源極區

120-1:第一重摻雜區

120-2:第二重摻雜區

130:層間介電層

132:閘極接觸

134:源極接觸

136:汲極電極

S:源極

D:汲極

G:閘極

SBD:蕭特基能障二極體

Claims

一種半導體裝置，包括：一基底；一磊晶層，具有一第一導電類型，設置於該基底的一第一表面上；一溝槽，設置於該磊晶層中；一閘極結構，設置於該溝槽內，包括一上方導電部和一下方導電部；一介電分隔部，設置於該上方導電部和該下方導電部之間；一介電襯層，設置於該溝槽內且圍繞該閘極結構，該介電襯層具有一開口位於該溝槽的一底面，該下方導電部的一部分填充於該開口中，且該下方導電部與該磊晶層的一部份構成一蕭特基能障二極體；以及一第一摻雜區，具有一第二導電類型，設置於該磊晶層中，且位於該溝槽的該底面下和該下方導電部的一側，其中該磊晶層的該部份和該第一摻雜區的一部分皆與該下方導電部接觸。
如請求項1所述之半導體裝置，更包括一第二摻雜區，具有該第二導電類型，設置於該磊晶層中，且位於該溝槽的該底面下和該下方導電部的另一側，該第二摻雜區的一部分與該下方導電部接觸，其中該第一摻雜區和該第二摻雜區彼此分離，且分別位於該開口的相對兩側。
如請求項2所述之半導體裝置，其中以俯視觀看時，該第一摻雜區和該第二摻雜區各自與該下方導電部的一部分重疊，且該磊晶層的該部份位於該第一摻雜區和該第二摻雜區之間。
如請求項2所述之半導體裝置，其中該第一摻雜區和該第二摻雜區皆與位於該溝槽的該底面的該介電襯層接觸，且以俯視觀看時，該第一摻雜區的一外側邊緣和該第二摻雜區的一外側邊緣皆各自超出該溝槽的一邊緣。
如請求項2所述之半導體裝置，其中以俯視觀看時，在平行於該基底的表面的平面方向上，該第一摻雜區、該第二摻雜區和該下方導電部的延伸方向均互相平行。
如請求項2所述之半導體裝置，其中以俯視觀看時，在平行於該基底的表面的平面方向上，該第一摻雜區和該第二摻雜區的延伸方向皆垂直於該下方導電部的延伸方向。
如請求項6所述之半導體裝置，更包括一第三摻雜區，具有該第二導電類型，設置於該磊晶層中且位於該溝槽的該底面下，該第三摻雜區位於該第一摻雜區和該第二摻雜區之間，且該第一摻雜區、該第二摻雜區和該第三摻雜區在同一水平高度，以俯視觀看時，在平行於該基底的表面的平面方向上，該第三摻雜區的延伸方向平行於該第一摻雜區和該第二摻雜區的延伸方向。
如請求項6所述之半導體裝置，更包括一第三摻雜區和一第四摻雜區，具有該第二導電類型，設置於該磊晶層中且位於該溝槽的該底面下，該第一摻雜區、該第二摻雜區、該第三摻雜區和該第四摻雜區在同一水平高度，以俯視觀看時，在平行於該基底的表面的平面方向上，該第三摻雜區和該第四摻雜區的延伸方向皆垂直於該第一摻雜區和該第二摻雜區的延伸方向，且平行於該下方導電部的延伸方向。
如請求項1所述之半導體裝置，更包括：一第一井區和一第二井區，具有該第二導電類型，設置於該磊晶層中，且分別位於該溝槽的相對兩側；一第一源極區和一第二源極區，具有該第一導電類型，分別設置於該第一井區和該第二井區中；以及一汲極電極，設置於該基底的一第二表面上。
如請求項1所述之半導體裝置，其中該上方導電部電耦接至一閘極接觸，該下方導電部電耦接至一源極接觸。
如請求項1所述之半導體裝置，其中該下方導電部的材料包括一蕭特基金屬或一摻雜的多晶矽，且該磊晶層的材料包括碳化矽，或者該下方導電部的材料包括一蕭特基金屬，且該磊晶層的材料包括碳化矽、單晶矽或多晶矽。
如請求項2所述之半導體裝置，其中該開口的俯視形狀包括三角形、矩形、多邊形、圓形或橢圓形，該第一摻雜區和該第二摻雜區的俯視形狀各自包括三角形、矩形、多邊形、圓形或橢圓形。
一種半導體裝置的製造方法，包括：提供一基底，且形成一磊晶層於該基底的一第一表面上，其中該磊晶層具有一第一導電類型；形成一第一摻雜區和一第二摻雜區於該磊晶層中，其中該第一摻雜區和該第二摻雜區具有一第二導電類型；形成一溝槽於該磊晶層中，該溝槽的底面暴露出該第一摻雜區和該第二摻雜區；順向性地形成一第一介電層於該溝槽的側壁和底面上；形成一第一間隙壁和一第二間隙壁於該第一介電層上，且位於該溝槽的相對兩側壁；利用該第一間隙壁和該第二間隙壁為一遮罩，蝕刻該第一介電層以形成一開口，其中該開口暴露出該磊晶層的一部分及該第一摻雜區和該第二摻雜區各自的一部分；形成一下方導電部於該溝槽內，且填充該開口，其中該下方導電部與該磊晶層的該部分接觸；以及形成一介電分隔部和一上方導電部於該溝槽內，且該上方導電部與該下方導電部經由該介電分隔部彼此分離。
如請求項13所述之半導體裝置的製造方法，其中在形成該溝槽之前，更包括：形成一井區於該磊晶層中，該井區具有該第二導電類型；以及形成一源極區於該井區中，該源極區具有該第一導電類型，其中該溝槽穿過該源極區和該井區形成於該磊晶層中。
如請求項14所述之半導體裝置的製造方法，更包括：形成一汲極電極於該基底的一第二表面上；形成一閘極接觸，電耦接至該上方導電部；以及形成一源極接觸，電耦接至該源極區，其中該下方導電部電耦接至該源極接觸。
如請求項13所述之半導體裝置的製造方法，其中形成該第一間隙壁和該第二間隙壁包括：順向性地沉積一第二介電層於該第一介電層上；以及使用一異向性蝕刻製程去除該第二介電層的水平部份。
如請求項13所述之半導體裝置的製造方法，其中在形成該第一介電層的該開口之後，且在形成該下方導電部之前，去除該第一間隙壁和該第二間隙壁。
如請求項13所述之半導體裝置的製造方法，其中形成該下方導電部包括沉積一第一導電材料層和回蝕刻該第一導電材料層，形成該上方導電部包括沉積一第二導電材料層和對該第二導電材料層進行化學機械平坦化製程。
如請求項18所述之半導體裝置的製造方法，其中該第二導電材料層包括多晶矽，該第一導電材料層包括一蕭特基金屬或一摻雜的多晶矽，且該磊晶層包括碳化矽，或者該第一導電材料層包括一蕭特基金屬，且該磊晶層的材料包括碳化矽、單晶矽或多晶矽，且其中該下方導電部與該磊晶層的該部份構成一蕭特基能障二極體。
如請求項13所述之半導體裝置的製造方法，其中形成該介電分隔部包括沉積一第三介電層於該下方導電部上和回蝕刻該第三介電層。